Поэтому при поступлении очередной команды блок трассировки выбирает из этой кэш-памяти необходимые микрокоманды, обеспечивающие её выполнение. Если в потоке команд оказываетсякоманда условного перехода (ветвления программы), то включается механизм предсказания ветвления, который формирует адрес следующей выбираемой команды до того, какбудет определено условие выполнения перехода. После формирования потоков микрокоманд производится выделение регистров, необходимых для выполнения декодированных команд. Эта процедура позволяет выполнять команды, использующие одни и те же логические регистры, одновременно или с изменением их последовательности. В Pentuim IV используется гиперконвейерная технология выполнения команд, при которой число ступеней конвейера достигает 20 (в Pentium — 5 ступеней, в Pentium III — 11). Таким образом, одновременно в процессе выполнения может находиться до 20 команд, находящихся на разных стадиях их реализации. Эффективность конвейера может резко снизиться из-за необходимости его перезагрузки при выполнении условных ветвлений, в случаях, когда необходимоочистить все предыдущие ступени и выбрать команду из другой ветви программы. Для сокращения потерь времени, связанные с перезагрузкой конвейера, используется блок предсказания ветвлений.
Его основной частью является ассоциативная память, называемая буфером адресов ветвлений (BTB — BranchTargetBuffer), в которой хранятся 4092 адреса ранее выполненных переходов. BTB также содержит биты, в которых хранится предыстория ветвления, и указывающие, выполнялся или нет переход при предыдущих выборках данной команды. Биты представляют собой 2-битный счётчик, хранящий число со знаком, обозначающее количество команд перехода. При поступлении очередной команды условного перехода, указанный в ней адрес сравнивается с содержимым BTB. Если этот адрес не содержится в BTB, то есть ранее не производились переходы по данному адресу, то предсказывается отсутствие ветвления. В данном случае осуществляется выборка и декодирование команд, следующих за командой перехода.
При совпадении указанного в команде адреса перехода с каким-либо из адресов, хранящихся в BTB, производится анализ предыстории. В процессе анализа определяется чаще всего реализуемое направление ветвления, а также выявляются чередующиеся переходы. Если предсказывается выполнение ветвления, то выбирается и загружается в конвейер команда, размещённая по предсказанному адресу. Усовершенствованный блок предсказания ветвления, используемый в Pentuim IV, обеспечивает 90-% вероятность правильного предсказания, что позволяет значительно уменьшить число перезагрузок конвейера при неправильном предсказании ветвления.
3.3 Микропроцессор IBMPower4Данный процессор является лидером по производительности. Процессор имеет развитую структуру кэшей. В каждом ядре присутствует 8 целочисленных АЛУ, что обеспечивает очень большой параллелизм исполнения. Кэш инструкций первого уровня при размере в 64 KB на ядро он способен выдавать по 8 инструкций в каждом такте. Каждое ядро оснащено 32-килобайтовым кэшем данных. Отличительная его особенность — задержка выборки составляет всего один такт. Длина конвейера — 17 стадий. Это приводит к ощутимым потерям при промахах предсказания ветвлений. Отсутствует конвейеризация операций деления и извлечения квадратного корня для чисел с плавающей запятой. Команды декодируются в последовательность микрокоманд различной длины (2 или 3), что затрудняет оптимизацию программ ввиду неравного времени исполнения различных инструкций.
3.4 Микропроцессор AMDВ процессорах содержится удлиненный конвейер. Блок предсказания ветвлений улучшен и счетчик истории переходов содержит до 16 000 вхождений. Чтобы использовать преимущество большего числа инструкций, отсылаемых на конвейер между ошибками предсказания ветвлений, процессор содержит более ёмкий буфер хранения инструкций. Длина конвейера составляет 12 ступеней.
3.5 Микропроцессор UltraSparcIIIКонвейер данного процессора имеет 14 ступеней. 6 его ступеней отводится на подготовку к выполнению команд, столько же — на исполнение команд; две последние ступени — завершающие. Исполнительная часть конвейера состоит из двух частей: целочисленной и плавающей. Обе части имеют одинаковую длину, что упрощает согласование их работы. Большое количество ступеней конвейера необходимо для повышения тактовой частоты процессора. Более короткие фазы выполнения позволяют избежать длинных связей на кристалле, которые при столь малых технологических нормах начинают вносить заметную дополнительную задержку. Те операции, которые не вписываются в один такт, как, например, выборка команд из кэша, разбиваются на более мелкие процедуры и выполняются за 2 такта. Следует отметить еще одну особенность, связанную с исполнительной частью целочисленного конвейера. Для выполнения целочисленных команд отводится 4 такта, реально на это уходит меньше времени (команды АЛУ выполняются за 1 такт). Однако, выровненный конвейер позволяет получить на выходе результаты в том порядке, в котором они поступили на исполнение. Штрафные санкции за неправильный переход составляют 7 дополнительных тактов.
В процессоре применен простой одноуровневый механизм. Он представляет собой таблицу на 16 К значений, содержащую информацию об уже происшедших ветвлениях и обеспечивает точность предсказаний на уровне 95% на тестах SPEC95. Помимо механизма предсказания ветвлений в процессоре используется еще и стек адресов возврата на 8 значений, а также очередь последовательных команд (SequentialInstructionQueue), которая хранит до четырех команд, следующих за командой ветвления, но соответствующих альтернативному пути. В случае, когда предсказанное ветвление окажется неверным, команды из этой очереди сразу направляются на исполнение, экономя несколько тактов.
3.5 Микропроцессор AlphaПредставляет настоящий 64-разрядный RISC-процессор. Поддерживаемый набор инструкций был максимально упрощён с целью максимального облегчения конвейеризации, и состоял из 5 групп [10]: инструкции для целочисленных вычислений; инструкции для вещественных (с плавающей запятой) вычислений; инструкции отработки условных и безусловных переходов, а также сравнения; инструкции загрузки и сохранения данных; инструкцииPALcode. Инструкции целочисленного деления отсутствовали, так как являлись наиболее сложными и плохо поддающимися конвейеризации, а поэтому эмулировались. Процессор имел один или два целочисленных конвейера (E-box, 7 стадий), и один или два вещественных конвейера (F-box, 10 стадий). Декодер и планировщик инструкций (I-box) мог подавать 2 команды за такт в порядке очереди на исполняющие устройства. Контроллер кэшей и системной шины (C-box) работал в тесном взаимодействии с A-box и управлял как интегрированными I-cache и D-cache, так и внешним B-cache. Также присутствовал блок предсказания переходов, с таблицей переходов на 4096 записей (branchhistorytable), по 2 бита каждая. I-TLB имел 8 записей для 8Кб-страниц, и 4 записи для 4Мб-страниц, все с пoлной ассоциативностью. D-TLB имел.
32 записи, с полной ассоциативностью. ЗАКЛЮЧЕНИЕВ данной работе рассмотрены вопросы назначения и принцип работы конвейеров команд, проблемы и виды предсказателей ветвлений, рассмотрены структура и работа предиктора и конвейера команд современных микропроцессоров. Использование конвейеров команд позволяет повысить производительность реальных ЭВМ в среднем на 24% по сравнению с нековейеризованными. Анализируя эволюцию конвейеров в микропроцессорах, можно проследитьлюбопытную историю их развития, выделить этапы и даже, видимо, констатировать завершение важного этапаэволюции микропроцессоров. Дальнейшееувеличение числа конвейеров в процессоре становится нецелесообразным, поскольку значительно усложняет организацию эффективной работы всей системы. Наращивание числаступеней в конвейере также оправдано до определенного предела, после которого, во-первых, стремительно возрастают расходы на оптимизацию управления, а во-вторых, удлинение конвейера и увеличение его тактовой частоты приводят к возрастанию энергопотребления процессора, а следовательно, и его температуры. СПИСОК ИСПОЛЬЗОВАННОЙ ЛИТЕРАТУРЫJack Show. D igital Jungle, and doing business in the Information Age.
Электронныйресурс]. — Режим доступа:
http://wowspeakers.com/2014/02/jack-shaw/ (дата обращения 10декабря 2017 г.)Конвейерные вычисления. [Электронныйресурс]. — Режим доступа:
https://studref.com/313 869/informatika/konveyerizatsiya_vychisleniy (дата обращения 10декабря 2017 г.)Конвейерные ЭВМ. [Электронныйресурс]. — Режим доступа:
http://baumanki.net/lectures/10-informatika-i-programmirovanie/321-lekcii-po-intellektualnym-sistemam/4283−3-konveyernye-evm.html (дата обращения 10декабря 2017 г.)Конвейер команд. [Электронныйресурс]. — Режим доступа:
http://www.myshared.ru/slide/287 744/ (дата обращения 10декабря 2017 г.)Параллелизм и конвейеризация. [Электронныйресурс]. — Режим доступа:
http://files.lib.sfu-kras.ru/ebibl/umkd/1620/u_lectures.pdf (дата обращения 11декабря 2017 г.)История предсказаний переходов. [Электронныйресурс]. — Режим доступа:
https://habrahabr.ru/post/337 000/(дата обращения 11декабря 2017 г.)Организация компьютерных систем. Учебное пособие/С.П. Орлов, Н. В. Ефимушкина. — Самара:
Самар.
гос.техн.
ун-т, 2011ю — 203 с.: с ил. Таненбаум Э. Распределенные системы. Принципы и парадигмы / Э. Таненбаум, М.Ван.
Сеен. Спб.: Питер, 2003 г. — 877с.И. В. Антошина, Ю. Т. Котов Микропроцессоры и микропроцессорные системы. Московский гос.
ун-т леса.М., 2007 г. — 432 с. Alpha: история в фактах и комментариях. [Электронныйресурс]. — Режим доступа:
https://fcenter.ru/online/hardarticles/processors/12737(дата обращения 11декабря 2017 г.).
