Проектирование блока обработки данных в структурном базисе серии К1804ВС2

1. Задание на курсовой проект

1.1 Общие аспекты проектирования

1.2 Исходные данные

2. Блок обработки данных

2.1 Общее устройство

2.2 Выбор элементной базы

3. Операционный автомат

3.1 Структура операционного автомата

3.2 Расчет нагрузочной способности шины данных

4. Структура управляющего автомата

4.1 Описание структуры

4.2 Расчет длительности такта управляющего автомата

5. Память (ОЗУ)

5.1 Построение ОЗУ

5.2 Работа динамического ОЗУ

5.3 Контроллер ОП

6. Интерфейс шины процессор — память: ISA

Заключение

Список использованных источников

Приложения

В процессе формирования вычислительная техника пережила немало преобразований и смен технологической основы. На данный момент производительность вычислительных машин очень велика, но все же не достаточна для решения большого спектра важных задач, что является достаточно большим мотиватором для дальнейшего развития. Чтобы развивать, необходимо детально понимать структуру и функционирование ЭВМ, а именно: блок обработки данных — «мозг» ЭВМ.

Поэтому в данном курсовом проекте будет рассматриваться процесс проектирования блока обработки данных в структурном базисе серии К 1804ВС 2.

1. Задание на курсовой проект

1.1 Общие аспекты проектирования

Объектом курсового проектирования является блок обработки данных широкого назначения в структурном базисе серии КМ 1804(ВС 2).

Проектируемое устройство должно реализовывать некоторую совокупность машинных команд. Процесс проектирования включает следующие основные шаги:

— ознакомление с заданием на КП. Оценка возможных сложностей, поиск необходимой справочной литературы;

— проработка структуры блока обработки данных в соответствие с техническим заданием;

— синтез операционного автомата (ОА) в структурном базисе комплекта 1804;

— синтез управляющего автомата (УА) с микропрограммируемой логикой в структурном базисе комплекта 1804;

— синтез оперативной памяти (ОП) в соответствие с интерфейсными ограничениями;

— разработка алгоритма регенерации динамического ЗУ;

— разработка электрических схем и оформление пояснительной записки.

1.2 Исходные данные

Операционный автомат:

Серия: КМ 1804ВС 2;

Разрядность: 16 бит;

СчАК: 21 бит.

Управляющий автомат:

Объем МПЗУ: 3200 слов;

Серия: КМ 1804.

Оперативная память:

Объем ОП: 4 МБ;

Длина слова: 32 бит;

Тип (модель): RAMD (Samsung KM44C1000D)

Интерфейс шины процессор — память: ISA

2. Блок обработки данных

2.1 Общее устройство

Основными узлами БОД являются операционный автомат (ОА), управляющий автомат (УА) (вместе ОА и УА составляют процессор), оперативная память (ОП), а также интерфейс, обеспечивающий взаимодействие ОП с процессором.

Структурная схема БОД вынесена на плакат, а также представлена в приложении A пояснительной записки.

Операционный автомат, обеспечивает выполнение логических операций и операций над целыми числами. Структурно в ОА выделяется блок осуществления вычислений АЛУ, набор регистров общего назначения РОН, счетчик адреса команд СчАК, регистр команд РгК, регистр слова состояния процессора ССП, регистр флагов.

Управляющий автомат предназначен для управления циклом обработки команд процессором. В этом блоке БОДа структурно выделяются микропрограммная память МПЗУ, регистр микрокоманд РгМК, дешифратор начального адреса, схема формирования признака результата, схема формирования адреса следующей микрокоманды.

Оперативное запоминающее устройство содержит в себе контроллер динамической памяти, банки запоминающих элементов (ОЗУ), cредства для записи и чтения ОЗУ.

2.2 Выбор элементной базы

микропрограммируемый алгоритм процессор интерфейс

В настоящее время существует широкий спектр серий элементов для схемотехнического проектирования. Особенностью схемотехнического проектирования на интегральных схемах является большая сложность правильного выбора элементной базы. Это связано с неоднозначностью выбора вариантов построения отдельных узлов, блоков и устройств из-за широкой номенклатуры микросхем.

Выбор микросхем для реализации компонентов системы необходимо было осуществлять исходя из соображения быстродействия, совместимости устройств, а также придерживаться набора схем заданного структурного базиса.

Арифметико-логическое устройство реализовано на 4 4-разрядных микропроцессорных секциях (МПС) К 1804ВС 2, соединенных схемой ускоренного переноса К 1804ВР 1.

Регистры организованы на микросхемах К 1804ИР 2. Блоки, осуществляющие мультиплексирование собраны на базе микросхемы К 155КП 7, для демультиплексирования данных — микросхемы К 155ИД 3.

Блоки, составляющие управляющий автомат, выполнены с использованием следующих микросхем: К 1804ВУ 4 — схема управления адресом микрокоманд, микросхема К 558РР 3 представляет собой постоянное запоминающее устройство, которое будет использоваться для хранения микрокоманд и начального адреса команды. В качестве регистра микрокоманды используются схемы К 1804ИР 2.

Блок оперативной памяти реализован в базисе зарубежных компонентов. Использовались 8 микросхем Samsung KM44C1000D с организацией 1 М слов по 4 бита. В качестве контроллера ОП была выбрана схема марки Renesas H8S/2377R, реализующая все необходимые сигналы памяти.

Интерфейс шины процессор-память представлен шиной ISA. Обеспечение сопряжения ОА с ОП будет производиться с помощью приемопередатчиков К 1804ВА 3.

3. Операционный автомат

3.1 Структура операционного автомата

Структурная схема ОА представлена на рисунке 3.1.

Рисунок 3.1 — структурная схема ОА

Описание составляющих:

— АЛУ — арифметико-логическое устройство, выполняет арифметические и логические операции. АЛУ построено на четырех микропроцессорных секциях (МПС) КМ 1804ВС 2. Микросхема представляет собой 4-разрядную наращиваемую микропроцессорную секцию. Условное графическое изображение, описание выводов и основные электрические параметры вынесены в приложение B. МПС дополнена схемой ускоренного переноса КМ 1804ВР 1, для уменьшения времени осуществления переноса разрядов из одной секции в другую. Соединение МПС с использованием схемы ускоренного переноса представлено на рисунке 3.2.

— Регистры общего назначения, регистр флагов, регистр команд, и регистр слова состояния процессора выполнены на схемах К 1804ИР 2. Пример соединения регистров для наращивания разрядности представлен на рисунке 3.3.

Рисунок 3.2 — Построение 16-разрядного АЛУ на микросхеме К 1804ВС 2 с использованием схемы ускоренного переноса К 1804ВР 1

Рисунок 3.3 — пример соединения регистров К 1804ИР 2

Для сопряжения ОА с интерфейсом ISA использовалась схема приемопередатчика К 1804ВА 3. Для получения необходимой разрядности, использовалось наращивание разрядности как показано на рисунке 3.5.

Таблица 3.1 — назначение выводов микросхемы К 1804ВА 3

Рисунок 3.4 — условное графическое изображение К 1804ВА 3

Таблица 3.2 — основные электрические параметры К 1804ВА 3

Рисунок 3.5 — пример построения 16-разрядного приемопередатчика на схемах К 1804ВА 3

Счетчик адреса команд выполнен на схеме счетчика К 555ИЕ 10. Микросхема представляет собой четырехразрядный синхронный счетчик. В качестве запоминающего элемента используется JK триггер, с внутренней задержкой. Счетчик имеет вход синхронизации С, вход установки нуля R, четыре информационных входа D1 — D4, входы разрешения счета V1, разрешения предварительной записи — V2, разрешения переноса P1, четыре выхода данных Q1 — Q4 и выход переноса информации P2.

Рисунок 3.6 — условное изображение счетчика К 555ИЕ 10

Рисунок 3.7 — наращивание разрядности счетчика К 555ИЕ 10

Таблица 3.3 — таблица истинности К 555ИЕ 10

3.2 Расчет нагрузочной способности шины данных

В теории, при проектировании шины данных необходимо оценить величину токовой нагрузки. Передача данных по шине данных осуществляется через приемопередатчики. Проведем расчет нагрузки:

Значения входного тока для приемопередатчика:

IIL= 0,72 мА IIH= 100 мкА

Значения выходного тока для приемопередатчика:

IOL= 48 мА IOH= 15 мА

Таким образом получаем, что нагрузочная способность обеспечивается:

48 мА > 0,72 мА 15 мА > 100 мкА

4. Структура управляющего автомата

4.1 Описание структуры

Устройство управления (УУ) представляет собой комбинационную схему, имеющую семь входов. Оно преобразует внешние управляющие сигналы и внутренний сигнал с ФПН в набор управляющих сигналов для блоков микросхемы.

Управление блоками проектируемого устройства возлагается на управляющий автомат (УА) или блок микропрограммного управления (БМУ). Длину управляющего слова примем равной 120 бит. Таким образом, разрядность регистра микрокоманды, хранящего текущее управляющее слово, будет равна 120 битам. Длина слова МПЗУ, хранящего набор из всех управляющих слов или хранящего все микропрограммы, также будет равна 120 битам. Именно из МПЗУ будет осуществляться выборка микрокоманд.

Перечислим основные блоки управляющего автомата. Ключевую роль в нем играет схема формирования адреса следующего управляющего слова. Функция этого устройства — формирование последовательности адресов микрокоманд под воздействием внешних управляющих сигналов, организация циклов и подпрограмм. Микропрограммная память, как уже было сказано, хранит управляющие слова. Регистр микрокоманд содержит в себе текущую микрокоманду. ПЗУК — это постоянное запоминающее устройство команды, отображающее код операции из регистра команд в начальный адрес микропрограммы в МПЗУ. Схожие функции имеет ПЗУПр — постоянное запоминающее устройство, отображающее адрес векторного прерывания в начальный адрес микропрограммы. Формирователь признаков ФП обеспечивает формирование необходимых признаков из 4-ех аппаратных признаков (нуля, переполнения, переноса, знака). Мультиплексор кода условий необходим, для осуществления выбора условия перехода подаваемого на формирователь адресов построен на схеме К 155КП 7.

МПЗУ реализован на 15ти схемах К 558РР 3 репрограммируемого ПЗУ. Данная микросхема содержит 8К слов по 1-му байту. МПЗУ мы лишаем возможности репрограммирования, подавая на соответствующие функциональные входы сигналы высокого уровня. Каждый байт этого ПЗУ адресуется 13-ю разрядами.

Рисунок 4.1 — условное обозначение К 558РР 3

Таблица 4.1 — описание выводов К 558РР 3

Схема формирования последовательностей адресов выполнена на базе микросхемы К 1804ВУ 4. Здесь мы отметим тот факт, что эта схема осуществляет адресацию 4К управляющих слов с помощью 12-ти адресных линий. Выходные линии адреса соединены непосредственно с МПЗУ. Примечательным является тот факт, что схема имеет 12-ти разрядный вход начального адреса микропрограммы и способна управлять выбором источника этого начального адреса. Так, инверсный выход МЕ указывает на то, что в данный момент времени источником начального адреса должно быть ПЗУК, т. е. происходит запуск выполнения машинной команды. Инверсный выход VE управляет выдачей начального адреса из ПЗУПр. Выход РЕ управляет выдачей начального адреса из поля регистра микрокоманд. (Точнее сказать, этот вывод соединен с входом EZDY 2-ух последних регистров К 1804ИР 2, на которых реализован РгМК). Так же микросхема имеет вход разрешения условия из микрокоманды CCE, который указывает, что необходимо на вход СС принять условие перехода, передаваемого из МКУ. Четыре входа I0. I3, на которые идут сигналы из РгМК, управляют выбором возможного источника начального адреса, организацией циклических процессов, управлением подпрограммами.

Регистр микрокоманд реализован на 15-ти восьми разрядных регистрах К 1804ИР 2. Запись и выдача данных в них всегда включена. За исключением 2-ух отельных регистров, выдачей результатов которых управляет сигнал РЕ микросхемы 1804ВУ 4.

4.2 Расчет длительности такта управляющего автомата

Динамические характеристики микросхемы КМ 1804ВУ 4.

Динамические характеристики регистра КМ 1804ИР 2.

Динамические характеристики ПЗУ К 558РР 3.

Динамические характеристики мультиплексора К 155КП 7.

Динамические характеристики элемента ИЛИ-НЕ К 1533ЛЕ 1.

Произведем расчет времени задержки прохождения сигнала по цепи МВУ (К 155КП 7) -> СУАМ (К 1804ВУ 4) -> элемент ИЛИ-НЕ (К 1533ЛЕ 1) -> ПЗУМк (К 558РР 3) -> РгМк (К 1804ИР 2). Для подсчета задержки будем брать самые большие значения задержек на элементах:

52 + 70 + 12 + 400 + 43 = 577 нс.

Длительность процесса составила 577 нс. Это дает нам тактовую частоту 1,73 МГц.

Как видно из составляющих задержки наибольшую имеет схема ПЗУМк, так как операция чтения занимает достаточно много времени.

5. Память (ОЗУ)

5.1 Построение ОЗУ

DRAM (Dynamic Random Access Memory) — тип энергозависимой полупроводниковой памяти с произвольным доступом.

Физически память DRAM состоит из ячеек, созданных в полупроводниковом материале, в каждой из которых можно хранить определённый объём данных, от 1 до 4 бит. Совокупность ячеек такой памяти образуют условный «прямоугольник», состоящий из определённого количества строк и столбцов. Один такой «прямоугольник» называется страницей, а совокупность страниц называется банком. Весь набор ячеек условно делится на несколько областей.

При отсутствии подачи электроэнергии к памяти этого типа происходит разряд конденсаторов, и память опустошается (обнуляется). Для поддержания необходимого напряжения на обкладках конденсаторов ячеек и сохранения их содержимого, их необходимо периодически подзаряжать, прилагая к ним напряжения через коммутирующие транзисторные ключи. Такое динамическое поддержание заряда конденсатора является основополагающим принципом работы памяти типа DRAM и называется регенерацией памяти.

В рамках курсового проектирования использовались микросхемы KM44C1000D производства компании Samsung Electronics (организация 1M х 4бит). Таким образом, использование этих микросхем позволило обойтись всего 8 корпусами для достижения необходимой конфигурации памяти. Для работы построенной памяти был выбран контроллер Renesas H8S/2377R.

Рисунок 5.1 — условное обозначение микросхемы памяти Таблица 5.1 — описание выводов микросхемы ОП

Рисунок 5.2 — структурная схема микросхемы памяти КМ 44С 100D.

5.2 Работа динамического ОЗУ

Адрес в микросхему вводится через контроллер, который автоматически генерирует необходимые сигналы для выбора необходимой строки и столбца. По линиям адреса вводится адрес и фиксируются. Внутри микросхемы имеются регистры-защелки для хранения адреса строки и столбца, а также регистр-защелка для фиксации данных.

Цикл обращения к памяти начинается по сигналу RAS, при этом стробируется адрес строки, дешифрируется и выбирается одна из строк матрицы в регистр-защелку строки (информация в выбранной строке разрушается).

По сигналу CAS адрес из линий адреса стробируется в регистр-защелку адреса столбца, который после дешифрации выбирает соответствующий элемент из регистра строки. При пассивном WE (чтение) выбранный разряд появляется на входе DQ, при активном WE (запись) входной сигнал DQ заменяет выбранный разряд. Цикл обращения к ОЗУ заканчивается, когда RAS становится пассивным, после чего происходит перезаряд выбранной строки — копирование данных из регистра строки в соответствующую строку матрицы.

Поскольку обращения (запись или чтение) к различным ячейкам памяти обычно происходят в случайном порядке, то для поддержания сохранности данных применяется регенерация (Memory Refresh — «освежение» памяти) — регулярный циклический перебор ее ячеек (обращение к ним) с холостыми циклами. Регенерация в микросхеме происходит одновременно по всей строке матрицы при обращении к любой из ее ячеек. Максимальный период обращения к каждой строке (refresh time) для гарантированного сохранения информации у современной памяти лежит в пределах 16 мс.

Циклы регенерации могут организовываться разными способами. Для регенерации спроектированной памяти была использована регенерация без импульса CAS, сокращенно именуемый ROR (RAS Only Refresh — регенерация только импульсом RAS). В этом цикле для регенерации информации в одной строке адрес очередной регенерируемой строки выставляется контроллером памяти и подается сигнал RAS при пассивных CAS и WE. По этому сигналу строка матрицы копируется в регистр-защелку строки, а по спаду RAS строка восстанавливается. Порядок перебора регенерируемых строк последовательный.

Рисунок 5.3 — Временная диаграмма режима записи

Рисунок 5.4 — Временная диаграмма режима чтения Рисунок 5.5 — Временная диаграмма режима регенерации

5.3 Контроллер ОП

Контроллер динамической памяти предназначен для полного управления работой памяти. Как описано выше, адрес памяти условно разбит на две части: адрес строк и адрес столбцов. Адреса передаются поочередно вместе со стробирующими сигналами подачи адреса. Так же контроллер условно «открывает» и «закрывает» двунаправленную шину данных. Внутри контролера находятся три основные цепи — это чтения, записи и регенерации. Цепи чтения и записи устанавливают необходимые сигналы активности входа/выхода микросхем памяти, а так же подают в необходимом порядке адрес и стробирующие сигналы. Цепь регенерации блокирует подачу сигнала строба по столбцам, а в это время активирует строб перебора по строкам и передает управление адресом на счетчик. Счетчик, который находится в цепи регенерации, необходим для перебора двоичных адресов по строкам памяти. По этим адресам из счетчика будет проводиться регенерация соответствующих строчек. Основа логики контроллера лежит на сигналах с шины. Наиболее важны сигналы индикации записи/чтения, строба адреса и синхронизации.

В рамках курсового проекта был выбран контроллер марки Renesas H8S/2377R, который выполняет все описанные выше действия.

Рисунок 5.6 — условное графическое изображение контроллера

Таблица 5.2 — назначение выводов контроллера

6. Интерфейс шины процессор — память: ISA

Связь между процессором и модулем динамического ОЗУ необходимо выполнить с помощью стандартного интерфейса. Для адресации заданного объема оперативной памяти 4 МБ при четырехбайтовом слове наиболее подходящей оказалась системная магистраль ISA. Она имеет 20 разрядов адреса и 16 разрядов данных. Системная магистраль предназначена для обмена данными между центральным процессором и оперативной памятью.

Так как разрядность канала данных шины равна 16 разрядам, а длина слова ОП равна 32 разряда, то существует необходимость передачи данных через шину за два цикла. Это реализуется с помощью временного хранения половины слова ОП в регистре и последующей его передачи, по завершении передачи первой половины.

Подобным же образом организован и прием данных для записи в ОП. Сначала передается первая часть слова, которая записывается в регистр для временного хранения, затем передается вторая часть слова, после чего уже происходит запись данных.

Таблица 6.1 — описание сигналов шины.

Заключение

В ходе курсового проектирования был сформирован блок обработки дынных в заданном архитектурном базисе, а также — приведены чертежи его основных блоков. При проектировании были использованы различные подходы построения цифровых устройств, в случаях, когда микросхему невозможно было подобрать, применялись эквивалентные схемы, собранные на других микросхемах.

Таким образом, по завершении курсового проектирования был разработан блок обработки данных в заданном структурном базисе с небольшими отступами от него, где это было необходимо. По завершении были представлены чертежи и документация, описывающая проделанную работу.

Список использованных источников

1. Аверьянов Н. Н., Березенко А. И., Борщенко Ю. И. и др.; Под ред. Шахнова В. А. Микропроцессоры и микропроцессорные комплекты интегральных микросхем: Справочник: В 2 т. — М.: Радио и связь, 1988. — 368 с.: ил. ISBN 5−256−371−2

2. Райхлин В. А. Основы цифровой схемотехники.: Учебное пособие для вузов. Казань: Изд-во Казан. гос. тех. ун-та, 2000. — 352 с. ISBN 5−7579−0311−2

3. Аванесян Г. Р., Левшин В. П. Интегральные микросхемы ТТЛ, ТТЛШ: Справочник. — М.: Машиностроение, 1993. — 256 с.: ил. ISBN 5−217−2 604−9

4. Нефедов А. В. Интегральные микросхемы и их зарубежные аналоги: Справочник. Т. 5. — М.: КубК-а, 1997. 608 с.: ил. ISBN 5−85 554−158−4

5. Интерфейсы систем обработки данных: Справочник/А.А. Мячев, В.ЯН. Степанов, В. К. Щербо; Под ред. А. А. Мячева.- М.: Радио и связь, 1989. 416 с.

Приложение A

Рисунок A1 — структурная схема БОД

Приложение B

Описание схемы К 1804ВС 2

Рисунок B1 — Схема электрическая структурная МПС К 1804ВС 2

Таблица B1 — Основные электрические параметры МПС

Таблица B2 — назначение выводов К 1804ВС 2

Рисунок B2 — функциональная схема ОА

Приложение C. Описание схемы К 1804ВР 1

Талица C1 — назначение выводов К 1804ВР 1

Таблица С2 — основные электрические параметры

Приложение D. Описание схемы К 1804ИР 2

Таблица D1 — назначение выводов К 1804ИР 2

Таблица D2 — основные электрические параметры К 1804ИР 2

Приложение E. Описание схемы К 155КП 7

Таблица E1 — обозначение выводов К 155КП 7

Приложение F. Описание схемы К 155ИД 3

Таблица F1 — обозначение выводов К 155ИД 3

Приложение G. Описание схемы К 1804ВУ 4

Таблица G1 — назначение выводов К 1804ВУ 4

Рисунок G1 — общая структура УА

Таблица G2 — основные электрические характеристики схемы

Приложение H

ТаблицаH1 — Динамические характеристики KM44C1000D

Продолжение таблицы H1 — Динамические характеристики KM44C1000D

Продолжение таблицы H1 — Динамические характеристики KM44C1000D