Разработка программной модели памяти FIFO, LIFO

Темой данной дипломной работы является создание программной модели памяти типа FIFO, LIFO. В настоящее время существует большое количество всевозможных программ, с помощью которых можно моделировать различные устройства. До появления данных программ, создание схем происходило с помощью макетов, но этот процесс был довольно трудоемкий и занимал большое количество времени и затрат, чем при моделировании с помощью программ.

В настоящее же время программы моделирования электронных схем общепризнанны в качестве важного элемента при проектировании сложных электронных схем. Их создание выполняется с помощью различных элементов, которые содержатся в библиотеках этих программ.

Проектирование схем с помощью компьютеров в данный момент является одним из наиболее перспективных способов повышения производительности и качества инженерного труда и получает все более широкое распространение в радиоэлектронике и вычислительной технике.

1. Сравнительный анализ программных средств схемотехнического моделирования цифровых устройств

Разработка любого радиоэлектронного устройства сопровождается физическим или математическим моделированием. Физическое моделирование связано с большими материальными затратами, поскольку требуется изготовление макетов и их трудоемкое исследование. Часто физическое моделирование просто невозможно из-за чрезвычайной сложности устройства, например, при разработке больших и сверхбольших интегральных микросхем. В этом случае прибегают к математическому моделированию с использованием средств и методов вычислительной техники. Например, известный пакет P-CAD содержит блок логического моделирования цифровых устройств, однако для начинающих, в том числе и для студентов, он представляет значительные трудности в освоении. Не меньшие трудности встречаются и при использовании системы Design Lab. На этапе начального освоения методов автоматизированного проектирования и на этапах проведения поисково-исследовательских работ целесообразно рассмотреть возможность использования следующих программ:

Micro-Cap 7 — позволяет моделировать и аналоговые, и цифровые устройства и более того, смешанные аналого-цифровые устройства. Однако при этом нужно учитывать, что программа Micro-Cap 7 поддерживает формат PSpice старых версий пакета Design Center/Or CAD. В последних же версиях ряд ключевых слов текстовых описаний PSpice претерпел незначительные изменения и появились новые возможности. Поэтому перед загрузкой в современные версии PSpice текстовых описаний схем, полученных с помощью программы, может потребоваться их коррекция.

Micro-Cap 7 — Введена параметрическая оптимизация во всех основных видах анализа и сделаны другие нововведения:

введены S-параметры линейных 4-полюсников и круговые диаграммы (диаграммы Смита) для моделирования высокочастотных устройств;

в файл схем включена вся информация, необходимая для переноса моделируемого проекта на другой ПК;

обеспечено размещение файлов схем и библиотек математических моделей компонентов в разные каталоги;

введен редактор воздействий Stimulus Editor;

усовершенствован редактор компонентов Component Editor;

в схемотехническом редакторе введен откат назад и вперед на один или несколько шагов;

предусмотрено составление списков соединений схемы в форматах программ Cadence Or CAD, PADS, Protel, P-CAD и др. для разработки печатных плат.

Из других достоинств Micro-Cap 7 отметим исчерпывающую встроенную помощь и возможность задания функциональных зависимостей параметров схемы (как функций времени, токов ветвей и узловых потенциалов), причем эти возможности даже несколько шире, чем в последних версиях Or CAD 9.2 — в них можно сделать параметры пассивных компонентов зависящими только от токов или напряжений других ветвей схемы, в этих целях не нужно больше применять управляемые источники токов или напряжений.

Перечень основных характеристик Micro-Cap 7:

многостраничный графический редактор принципиальных схем, поддерживающий иерархические структуры;

поведенческое моделирование аналоговых и цифровых компонентов, возможность описания цифровых компонентов с помощью логических выражений. В сочетании с библиотекой графических символов типовых операций (суммирование, вычитание, умножение, интегрирование, применение преобразования Лапласа, Z — преобразования и т. п.). Это позволяет моделировать динамические системы, заданные не только принципиальными, но и функциональными схемами;

большая библиотека компонентов, включающая в себя наиболее популярные цифровые интегральные схемы дискретной логики и PLD и аналоговые компоненты типа диодов, биполярных, полевых и МОП-транзисторов, магнитных сердечников, линий передачи с потерями, макромодели операционных усилителей, кварцевых резонаторов, датчиков Холла и т. п. Все эти модели написаны в стандартном формате SPICE и могут быть использованы с программами моделирования фирм Altium, Cadence, Into Soft и др.;

макромодели компонентов могут быть представлены в виде принципиальных электрических схем или в текстовом виде;

графики результатов выводятся в процессе моделирования или после его окончания по выбору пользователя, имеются сервисные возможности обработки графиков;

многовариантный анализ при вариации параметров и статистический анализ по методу Монте-Карло;

имеется специальная программа MODEL для расчета параметров математических моделей аналоговых компонентов по справочным или экспериментальным данным;

при наличии ошибок информация о них мгновенно появляется на экране (в PSpice большинство ошибок нужно отыскивать в текстовом файле); имеются встроенные средства помощи;

имеется электронная документация и контекстно-ориентированные средства помощи.

APLAC — предназначена для проектирования и моделирования электрических схем и систем во временной и частотной областях. В ее состав могут входить как цифровые, так и аналоговые компоненты, в том числе устройства диапазона СВЧ. Выполняются следующие виды расчетов: режим по постоянному току, частотные характеристики, спектральная плотность и коэффициент шума, чувствительность и параметрическая оптимизация, переходные процессы, спектры сигналов, анализ периодических режимов, статистический анализ по методу Монте-Карло. В основном этот набор довольно стандартен. Однако аналогичные расчеты проводятся, с помощью нескольких разных программ, а здесь они доступны в одной. Другая важная особенность APLAC — наличие большого набора библиотек элементов принципиальных схем и отдельных блоков, применяемых в аналоговых и цифровых системах связи. По своему функциональному составу эти библиотеки превосходят библиотеки других систем. Кроме того, в состав APLAC входит подпрограмма расчета трехмерных электромагнитных полей микрополосковых конструкций и других устройств диапазона СВЧ. Последнее, на что следует обратить внимание, это возможность ввода результатов измерений и вывода управляющих сигналов с помощью интерфейсных плат стандарта IEEE-488.

Circuit Maker 6.0 — фирмы MicroCode Engineering, содержащую обширную библиотеку моделей, промышленных изделий электронных компонентов с возможностью оперативного просмотра их основных характеристик (например, для транзистора — это тип корпуса, максимальное напряжение, ток, частота, фирма-изготовитель и др.). Программа позволяет достаточно оперативно подготавливать электрические схемы аналоговых, цифровых или смешанных аналого-цифровых устройств и проводить их моделирование с получением результатов в виде осциллограмм сигналов и графиков частотных характеристик; возможно получение точных отсчетов с помощью вертикальных и горизонтальных визирных линий; позволяет контролировать режим по постоянному току в выбранных точках схемы. Отличительной особенностью программы является наличие анимационных компонентов (запуск ракеты, старт автомобилей), призванных имитировать конечный результат работы схемы, а также наличие учебного пособия в демонстрационном режиме. Она интегрируется с программой разработки печатных плат TraxMaker.

Design Lab 8.0 — интегрированный пакет корпорации MicroSim, в состав которого входит известная программа моделирования PSpice. Этот пакет позволяет проводить сквозное проектирование радиоэлектронных устройств: от ввода принципиальной схемы, ее моделирования до создания управляющих файлов для программаторов, разработки печатных плат и управляющих программ для сверлильных станков и вывода данных на графопостроитель.

Electronics Workbench 5 — в отличие от других программ схемотехнического моделирования на экране изображаются измерительные приборы с органами управления, максимально приближенными к реальности. Пользователь освобождается от изучения довольно абстрактных (хотя и не очень сложных) правил составления заданий на моделирование. Достаточно на схему поместить двухканальный осциллограф и генератор сигналов — и программа сама сообразит, что нужно анализировать переходные процессы. Если же на схеме разместить анализатор частотных характеристик, то будет рассчитан режим по постоянному току, выполнена линеаризация нелинейных компонентов и затем проведен расчет характеристик схемы в частотной области. Диапазон анализируемых частот, коэффициент усиления и характер оцифровки данных (в линейном или логарифмическом масштабе) устанавливается на лицевой панели, манипулируя мышкой. Чтобы начать моделирование, достаточно щелкнуть выключателем. После этого на устройствах индикации цифровых вольтметров и амперметров будет зафиксирован режим по постоянному току, на экране измерителя нарисованы частотные характеристики (амплитудно или фазочастотные), а на экране осциллографа будут непрерывно изображаться эпюры напряжений до тех пор, пока не заполнится буферная память, а затем можно прекратить моделирование или обнулить память и продолжить наблюдения. В конце 1998 г. программа Electronics Workbench 5.3 дополнена простейшей программой разработки печатных плат EWB Layout (Multiboard) (причем в отличие от Micro-Cap 7 интерфейс с другими известными САПР печатных плат не предусмотрен), и затем серий программ multisim 2001, ultiboard 2001, ultiroute и commsim 2001.

Or CAD 9.2 — интегрированный программный комплекс корпорации Cadence Design Systems (бывш. Design Lab) для сквозного проектирования аналоговых, цифровых и смешанных аналого-цифровых устройств, синтеза устройств программируемой логики и аналоговых фильтров. Проектирование начинается с ввода принципиальной схемы, ее моделирования и оптимизации и заканчивается созданием управляющих файлов в формате JEDEC для программаторов, разработкой печатной платы и выводом управляющих файлов для фотоплоттеров и сверлильных станков.

System View 5.0 — программа System View представляет собой конструктор, с помощью которого из стандартных «кубиков» строится функциональная схема исследуемой электронной системы. Из каталога библиотек выбирается нужный функциональный модуль, который переносится на схему, и затем производится синтез его параметров или задание их значений вручную. После соединения всех функциональных модулей и подключения измерительных устройств задаются системные параметры (длительность интервала наблюдения, частота дискретизации, параметры быстрого преобразования Фурье) и выполняется моделирование. В отдельном окне просматриваются и обрабатываются результаты анализа. Рассчитываются преобразования Фурье графиков, корреляционные и взаимно корреляционные функции, выполняются арифметические и тригонометрические операции, статистическая обработка данных и многое другое.

Microwave Office 2002. — программы Microwave Office (MCO) и VSS (Visual System Simulator) фирмы Applied' Wave Research (AWR) позволяют моделировать принципиальные СВЧ устройства, заданные как: в виде принципиальных, так и функциональных схем.

2. Анализ функциональной памяти типа FIFO, LIFO в современных микропроцессорах

В вычислительных системах используются подсистемы с различным быстродействием, и, в частности, с различной скоростью передачи данных (рисунок 2.1). Обычно обмен данными между такими подсистемами реализуется с использованием прерываний или канала прямого доступа к памяти. В первую очередь подсистема 1 формирует запрос на обслуживание по мере готовности данных к обмену. Однако обслуживание прерываний связано с непроизводительными потерями времени и при пакетном обмене производительность подсистемы 2 заметно уменьшается. При обмене данными с использованием канала прямого доступа к памяти подсистема 1 передает данные в память подсистемы 2. Данный способ обмена достаточно эффективен с точки зрения быстродействия, но для его реализации необходим довольно сложный контроллер прямого доступа к памяти.

Наиболее эффективно обмен данными между подсистемами с различным быстродействием реализуется при наличии между ними специальной буферной памяти. Данные от подсистемы 1 временно запоминаются в буферной памяти до готовности подсистемы 2 принять их. Емкость буферной памяти должна быть достаточной для хранения тех блоков данных, которые подсистема 1 формирует между считываниями их подсистемой 2. Отличительной особенностью буферной памяти является запись данных с быстродействием и под управлением подсистемы 1, а считывание — с быстродействием и под управлением подсистемы 2 («эластичная память»). В общем случае память должна выполнять операции записи и считывания совершенно независимо и даже одновременно, что устраняет необходимость синхронизации подсистем. Буферная память должна сохранять порядок поступления данных от подсистемы 1, т. е. работать по принципу «первое записанное слово считывается первым» (First Input First Output — FIFO). Таким образом, под буферной памятью типа FIFO понимается запоминающее устройство (ЗУ), которое автоматически следит за порядком поступления данных и выдает их в том же порядке, допуская выполнение независимых и одновременных операций записи и считывания.

Рассмотрим применение буферной памяти типа FIFO на примере микропроцессора КР1810ВМ86. На рисунке 2.2 приведена структурная схема микропроцессора КР1810ВМ86. В этом микропроцессоре буферная память типа FIFO организовывается в виде блока регистров очереди команд.

Блок регистров очереди команд обеспечивает возможность накопления команд объемом до 6 байт. Это позволяет подавать команды из блока регистров в операционное устройство, где происходит их исполнение, без задержки и, кроме того, достигается возможность совместить во времени процессы, связанные с выборкой команд из памяти, и процессы, связанные с их выполнением.

Рисунок 2.1. Применение буферной памяти Рисунок 2.2 Принцип работы стековой памяти LIFO.

Так же в микропроцессорах используется стековая память — это память доступ к которой организован по принципу: «последним записан — первым считан» (Last Input First Output — LIFO). Использование принципа доступа к памяти на основе механизма LIFO началось с больших ЭВМ. Применение стековой памяти оказалось очень эффективным при построении компилирующих и интерпретирующих программ, при вычислении арифметических выражений с использованием польской инверсной записи. В малых ЭВМ она стала широко использоваться в связи с удобствами реализации процедур вызова подпрограмм и при обработке прерываний.

Принцип работы стековой памяти состоит в следующем (см. рисунок 2.3.). Когда слово, А помещается в стек, оно располагается в первой свободной ячейке памяти. Следующее записываемое слово перемещает предыдущее на одну ячейку вверх и занимает его место и т. д. Запись 8-го кода, после H, приводит к переполнению стека и потере кода A. Считывание слов из стека осуществляется в обратном порядке, начиная с кода H, который был записан последним. Заметим, что выборка, например, кода E невозможна до выборки кода F, что определяется механизмом обращения при записи и чтении типа LIFO.

Для фиксации переполнения стека желательно формировать признак переполнения.

Перемещение данных при записи и считывании информации в стековой памяти подобно тому, как это имеет место в сдвигающих регистрах. С точки зрения реализации механизма доступа к стековой памяти выделяют аппаратный и аппаратно-программный (внешний) стеки.

Аппаратный стек представляет собой совокупность регистров, связи между которыми организованы таким образом, что при записи и считывании данных содержимое стека автоматически сдвигается. Обычно емкость аппаратного стека ограничена диапазоном от нескольких регистров до нескольких десятков регистров, поэтому в большинстве МП такой стек используется для хранения содержимого программного счетчика и его называют стеком команд. Основное достоинство аппаратного стека — высокое быстродействие, а недостаток — ограниченная емкость.

Наиболее распространенным и возможно лучшим в настоящее время организации стека в ЭВМ является использование области памяти. Для адресации стека используется указатель стека, который предварительно загружается в регистр и определяет адрес последней занятой ячейки. Помимо команд CALL и RET, по которым записывается в стек и восстанавливается содержимое программного счетчика, имеются команды PUSH и POP. Команда PUCH — это процесс прохождения информационного слова через стек, а команда POP — это операция чтения информационного слова из стека. В некоторых МП содержимое основных регистров запоминается в стеке автоматически при прерывании программ. Содержимое регистра указателя стека при записи уменьшается, а при считывании увеличивается на 1 при выполнении команд PUSH и POP, соответственно.

Рассмотрим применение памяти LIFO в микропроцессоре К1804ВУ4. На рисунке 2.4 приведена его структурная схема.

Основными частями стека являются указатель стека (реверсивный счетчик со специальными цепями установки) и накопитель стека. Накопитель стека представляет собой ОЗУ емкостью пять 12-разрядных слов. Запись и считывание информации осуществляются для той ячейки накопителя, которую адресует указатель стека. Эта ячейка называется вершиной стека. Информация может считываться из вершины стека на вход мультиплексора адреса как без изменения содержимого стека, так и с изменением. Информация записывается в стек при выполнении операции PUSH; при этом сначала содержимое указателя стека увеличивается на 1, а затем происходит собственно запись. Таким образом, указатель стека всегда указывает на последнее записанное слово. В стек может записываться только содержимое счетчика микрокоманд.

При выполнении над стеком операции POP содержимое указателя уменьшается на единицу после чтения вершины стека. Логически это означает заполнение вершины стека другой, ранее записанной при операции PUSH информацией. Операция POP над пустым стеком не изменяет его состояния. Заполнение всех пяти уровней стека вызывает появление осведомительного сигнала FL — 0. При выполнении очередной операции PUSH указатель стека остается без изменения, а в вершину стека записывается новая информация. Старая информация при этом теряется. Такая потеря является очень нежелательной, и рекомендуется тщательно продумать микропрограммы, чтобы ее не допустить. В этом микропроцессоре реализуется аппаратно — программный стек.

Теперь рассмотрим реализацию аппаратного стека на примере сигнального микропроцессора TSM32010. На рисунке 2.5 приведена его структурная схема.

В микропроцессоре TMS32010 реализован аппаратный 4-х уровневый стек в виде оперативной памяти с организацией 4×12. Запись осуществляется в верхний уровень стека из программного счетчика. Предыдущее значение верхнего уровня стека записывается во второй уровень и т. д. Содержимое последнего (4-го) уровня при записи в стек теряется. При чтении из стека содержимое верхнего уровня переписывается в программный счетчик, а на его место записывается содержимое второго уровня и т. д. Содержимое нижнего 4-го уровня стека копируется в третий уровень, а также сохраняется в четвертом уровне. Основное назначение стека заключается в хранении точек возврата (адресов возврата) команд, которые будут выполняться после подпрограмм и прерываний. Т. е. допускается 4-х уровневая степень вложенности подпрограмм и прерываний для TMS32010. Кроме того стек используется при выполнении некоторых команд ввода-вывода. Поэтому степень вложенности для подпрограмм, использующих такие команды, равна 3. В микропроцессоре TMS32010 имеется программная возможность наращивать стек отводя под него ячейки ОЗУ данных.

Рисунок 2.3 Структурная схема микропроцессора КР1810ВМ86.

Рисунок 2.4 Структурная схема TSM32010.

Рисунок 2.5. Структурная схема микропроцессора К1804ВУ4.

3. Разработка укрупненной структуры памяти FIFO, LIFO

На рисунке 3.1 показана структурная схема РЗУ типа очередь (РЗУ типа FIFO). В ее состав входят следующие блоки:

— блок управления;

— комбинационная схема;

— блок регистров; состоящий из двух регистров в которых хранится записываемая информация, последовательный порт ввода 1DI, последовательный порт вывода 1DO и параллельный порт ввода — вывода 2DIO.

Блок управления содержит:

— счетчик;

— триггер флага;

С помощью счетчика происходит управление портами регистров.

Триггер флага предназначен для инициализации сигнала флага AN говорящий о том, что регистр полный и можно считывать информацию хранящуюся в регистре.

Комбинационная схема предназначена для управления режимами работы регистров.

Блок регистров состоит из двух регистров предназначенных для временного хранения 8 — битного слова поступающего на шину 1DI.

Запись 8 — битового слова через последовательную шину ввода 1DI производится сначала в первый регистр при подачи на него сигнала записи и по положительному фронту синхросигнала С. В то время как происходит запись 8 — битного слова в первый регистр, второй регистр находится в режиме ожидания. После записи восьмого бита информации на выходе триггера флага устанавливается сигнал флага готовности AN. Одновременно с этим на выходе счетчика появляется комбинация которая подключает последовательную шину ввода 1DI ко второму регистру, а параллельную шину ввода — вывода 2DIO к первому регистру и следующее 8 — битное слово вводится во второй регистр при подачи на него сигнала записи и по положительному фронту синхросигнала С.

Установка сигнала флага готовности AN, может быть использована для инициализации чтения байта данных через параллельный порт ввода — вывода регистра. Устройство, принимающее считываемый параллельный код, подает стробирующий сигнал 2С, который открывает параллельный порт ввода — вывода DIO регистра для вывода из регистра готового байта данных в шину 2DIO.

На рисунке 3.2 показана структурная схема стекового РЗУ (РЗУ типа LIFO). В ее состав входит:

— блок управления;

— блок регистров;

— счетчик.

Блок управления — формирует управляющие сигналы такие как:

— сигнал записи;

— сигнал чтения;

— синхросигнал С;

— сигнал сброса в состояние логического нуля.

Блок регистров — содержит 4 регистра образующих стек. Стек служит для временного хранения восьми четырех разрядных слова поступающих на шина DI. Запись четырех разрядных слов осуществляется по положительному фронту синхросигнала С и сигнала чтения.

Считывание выполняется через порт вывода DO из вершины стека при подачи сигнала чтения и синхросигнала С из блока управления.

Счетчик — предназначен для инициализации сигнала флага AN говорящий о том, что стек полный или пустой, в зависимости от этого блоком управления формируются сигналы считывания или записи.

Рисунок 3.1 Структурная схема РЗУ типа очередь (РЗУ типа FIFO).

Рисунок 3.2 Структурная схема стекового РЗУ (РЗУ типа LIFO).

4. Разработка принципиальной схемы памяти FIFO, LIFO

Целью данного дипломного проекта является разработка РЗУ типа очередь (РЗУ типа FIFO) и стекового РЗУ (РЗУ типа LIFO).

Разработка принципиальная схема памяти типа FIFO.

Исходя из структурной схемы памяти типа FIFO представленной на рисунке 3.1, принципиальная схема должна состоять из следующих элементов:

— двух восьми разрядных универсальных регистра сдвига с последовательном портом ввода и параллельным портом ввода — вывода. Для данной схемы подходит регистр на микросхеме КР1533ИР24, режимы работы регистра приведены в таблице 4.1.

— четырех разрядного двоичный счетчика. Для данной схемы подходит четырех разрядный двоичный реверсивный счетчик, на микросхеме КР1533ИЕ7 режим работы счетчика приведен в таблице 4.2,.

— синхронный D — триггер. Для данной схемы подходит D — триггер на микросхеме КР1533ТМ2.

Таблица 4.1 Режимы работы регистра К1533ИР24.

Таблица 4.2 Режим работы счетчика КР1533ИЕ7.

Динамические и статические характеристики регистра КР1533ИР24 и счетчика КР1533ИЕ7 приведены в Приложении А.

Синтез комбинационной схемы.

Принимая во внимание то, что режимами работы регистров будет управлять комбинационная схем необходимо произвести ее синтез в следующем порядке:

1). Составление таблицы истинности, которые будут отражать зависимость выходных сигналов подаваемых на входы регистров (Е01, Е02 — входы разрешения состояния высокого импеданса, S0 — вход выбора режима, С — тактовый вход) от входных сигналов (сигнала записи WR, синхросигнала 1С, стробирующего сигнала 2С и сигнала с выхода счетчика Q8 — выход четвертого разряда).

Таблица 4.3 Таблица истинности выходных сигналов Е01, Е02 первого регистра от входных 2C, Q8 и WR.

Таблица 4.4 Таблица истинности выходных сигналов Е01, Е02 второго регистра от входных 2C, Q8 и RD.

Таблица 4.5 Таблица истинности выходного сигнал С первого регистра от входных 2C, Q8, WR и 1С.

Таблица 4.6 Таблица истинности выходного сигнал С второго регистра от входных 2C, Q8, WR и 1С.

Таблица 4.7 Таблица истинности выходного сигнал S0 первого регистра от входных Q8, WR.

Таблица истинности выходного сигнал S0 второго регистра от входных Q8, WR точно такая же как и для первого.

2). Составление функциональных зависимостей исходя из таблиц.

Исходя из таблицы истинности 4.3 составляются функциональные зависимости:

Исходя из таблицы истинности 4.4 составляются функциональные зависимости:

Исходя из таблицы истинности 4.5 составляются функциональные зависимости:

Исходя из таблицы истинности 4.6 составляются функциональные зависимости:

Исходя из таблицы истинности 4.7 составляются функциональные зависимости:

На основе записанных выражений составим комбинационную схему (рисунок 4.1).

Полная принципиальная схема РЗУ типа FIFO показана на рисунке 4.2.

Данная схема работает в режиме последовательного ввода и параллельного вывода информации и хранит одно 8 — битное слово.

Разработка принципиальная схема памяти типа LIFO.

Схема стекового РЗУ (РЗУ типа LIFO) должна содержать следующие элементы:

— четыре восьми — разрядных регистра сдвига, которые должны выполнять алгоритм LIFO. Для данной схемы подходит регистр на микросхеме КР1533ИР13, режимы работы регистра приведены в таблице 4.8.

Таблица 4.8 Режимы работы регистра К1533ИР13.

— счетчика для установки флага. Для данной схемы подходит четырех разрядный двоичный реверсивный счетчик, на микросхеме КР1533ИЕ7 режим работы счетчика приведен в таблице 4.2.

На рисунке 4.3 показана принципиальная схема стекового РЗУ (РЗУ типа LIFO).

Данная схема может хранить восемь, четырех разрядных слова. Запись четырех разрядных слов через шину ввода DI производится при наличии сигнала на входах регистров М0 = 1 и М1 = 0 и при подачи синхросигнала С. После ввода восьмого слова на выходе Q4 счетчика появляется сигнал флага AN, который служит сигналом для передатчика свидетельствующего о том что стек заполнен и необходимо прекратить подачу четырех разрядных слов и сигналов записи, для того чтобы избежать переполнения стека и соответственно потере ранее записанных данных. После этого на входы М0 и М1 регистров подается сигнал низкого уровня по которому в регистрах хранится записанная информация до тех пор пока приемник принимающий записанную в стеке информацию не подаст сигнал чтения. При подачи сигнала чтения на входы М0 = 0 М1 = 1 регистров и по положительному фронту синхросигнала С приемник считывает информацию в порядке обратном записи. После того как приемник считал последнее слово на выходе Q4 счетчика формируется сигнал флага AN, которая служит сигналом для передатчика о том что регистры пустые и можно вводить следующие восемь четырех разрядные слова.

Рисунок 4.1 Комбинационная схема Рисунок 4.3 Принципиальная схема стекового РЗУ (РЗУ типа LIFO).

Рисунок 4.2 Полная принципиальная схема РЗУ типа FIFO показана на рисунке 4.2.

5. Разработка моделей памяти FIFO, LIFO

Так как целью данного дипломного проекта является разработка модели памяти FIFO, LIFO в программе SPECTRUM MICRO-CAP V7.08 необходимо собрать эти модели.

MICRO-CAP 7 — является новой версией популярной системы схемотехнического моделирования Micro-Cap (Microcomputer Circuit Analysis Program) фирмы Spectrum Software. МС7 позволяет моделировать аналоговые, цифровые и аналого-цифровые устройства на постоянном токе, во временной и частотных областях. Она имеет многостраничный графический редактор принципиальных схем, исчерпывающую встроенную помощь, интуитивно понятный интерфейс и другие средства взаимодействия с программой, что особенно важно для использования в учебных учреждениях.

Используя MICRO-CAP 7 возможно:

— создание схем, текстовых файлов и библиотеки моделей;

— выполнение моделирования:

— а) анализ переходных процессов (Transient Analysis);

— б) расчёт частотных характеристик (AC Analysis);

— в) расчёт передаточных функций по постоянному току (DC Analysis);

— г) расчёт режима по постоянному току (Dynamic DC);

— вывод на принтеры и плоттеры.

Запуск программы производится двойным щелчком мыши на значок МС7 в каталоге программы или на рабочем столе. В системе MICRO-CAP 7 используется многооконный интерфейс с ниспадающими и разворачивающимися меню, который уже стал стандартным, окно программы изображено на рисунке 5.1, и оно состоит из следующих компонентов:

1. Строка заголовка;

2. Меню команд;

3. Строка инструментов;

4. описание текущей команды;

5. Просмотр окна;

6. Рабочее окно;

Создание моделей памяти типа FIFO, LIFO.

На рисунках 4.1 и 4.2 приведены принципиальные схемы РЗУ типа «очередь» (РЗУ типа FIFO) и стековое РЗУ (РЗУ типа LIFO).

Схема РЗУ типа FIFO состоит из двух восьми разрядных универсальных регистров сдвига на микросхемах КР1533ИР24, четырех разрядного двоичного реверсивного счетчика на микросхеме КР1533ИЕ7, синхронного D — триггер на микросхеме КР1533ТМ2 и логических элементов — 2И — НЕ на микросхеме КР1533ЛА3, ИЛИ — НЕ на микросхеме К155ЛН1, 2ИЛИ — НЕ на микросхеме КР1533ЛЕ1, 2И на микросхеме КР1533ЛИ1.

Схема LIFO состоит из четырех восьми разрядных универсальных регистров сдвига на микросхемах КР1533ИР13, четырех разрядного двоичного реверсивного счетчика на микросхеме КР1533ИЕ7.

В программе MICRO-CAP 7 существует большой каталог библиотек аналоговых и цифровых компонентов. Так как в каталоге библиотек программы нет отечественных элементов, а присутствуют только зарубежные, то моделирование схем будет производиться зарубежными элементами серии SN74 выпускаемой зарубежной фирмой Texas Instruments Inc.

Для того чтобы приступить к моделированию, необходимо для микросхем используемых в схемах РЗУ типа FIFO, LIFO подобрать зарубежные аналоги.

Таблица 5.1 Аналоги отечественных микросхем.

Серия SN74 выпускается зарубежной фирмой Texas Instruments Inc.

Выбранные аналоги микросхем находятся в библиотеке Digital Library, которая располагается в меню Component в библиотеке Digital Primitives размещаются стандартные вентили, вентили с тремя состояниями генераторы цифровых сигналов и др.

Зарубежные микросхемы сильно отличаются графическим оформлением и не подходят под отечественный формат. Для этого в программе MICRO-CAP 7 предусмотрен редактор графических символов. Редактор графических символов загружается выбором в меню Windows команды Shape Editor. С помощью этого редактора можно перерисовывать зарубежные микросхемы под отечественный стандарт.

Создание модели схемы РЗУ типа FIFP производится следующим образом:

Микросхема регистра SN74ALS299 выбирается из библиотеке Digital Library как показано на рисунке 5.3.

После выбора микросхемы программа переходит в режим Component. Размещение выбранной микросхемы на схему производится щелчком мыши на окне схемы. Все остальные микросхемы выбираются и размещаются по аналогичному принципу.

Для имитации входных сигналов можно воспользоваться генераторами цифровых сигналов (Stimulus Generators). Генератор цифровых сигналов располагается в библиотеке Digital Primitives (рисунок 5.3) Размещение генератора на схеме происходит аналогичным образом. После того как на схеме размещены все необходимые элементы необходимо их между собой соединить как показано на рисунках 4.1и 4.2 принципиальных схем. Эти соединения делаются при помощи инструмента Wire — (ввод ортогональных цепей) и при помощи инструмента WireD — ввод цепей произвольной ориентации.

После размещения всех компонентов и произведено их соединение схема примет вид показанный на рисунке 5.4 — схема РЗУ типа FIFO и на рисунке 5.5 — схема РЗУ типа LIFO.

Рисунок 5.1.

Рисунок 5.2.

Рисунок 5.3.

Рисунок 5.4 — схема РЗУ типа FIFO.

Рисунок 5.5 — схема РЗУ типа LIFO.

6. Разработка имитатора управляющих сигналов

программный сигнал микропроцессор схемотехнический Для того, что бы проанализировать работу стекового регистрового запоминающего устройства (РЗУ типа LIFO) и РЗУ типа очередь (РЗУ типа FIFO) на входы управления схем необходима, подавать сигналы прямоугольной формы различной длительности и периода следования. Для имитации входных сигналов лучше всего подходят Stimulus Generators (генераторы цифровых сигналов). Программа МС7 имеет в своём составе несколько видов генераторов цифровых сигналов, отличающихся главным образом разрядностью вырабатываемого сигнала.

Генератор выбирается из меню Digital Primitives (цифровые элементы) в подменю Stimulus Generators (генераторы импульсов), после размещения на схеме этого элемента появляется окно Stim4 (рисунок 6.1), в котором размещаются основные параметры этого генератора.

Атрибут PART: <имя>- в этой строке прописывается имя элемента схемы под которым он будет на схеме.

Атрибут FORMAT:<формат> - это спецификация переменной <данные>, в которой представлены логические уровни сигналов генератора. Эта переменная представляет собой последовательность цифр, общее количество которых равно переменной <количество сигналов> (число сигналов вырабатываемых генератором). Каждая цифра принимает значения 1, 3 или 4, что означает двоичную, восьмеричную или шестнадцатеричную систему счисления в нашем случае это двоичная система счисления.

Атрибут COMMAND:<команды описания формы сигнала> - представляет собой произвольную комбинацию одной или нескольких следующих строк.

<t>, <логический уровень>

LABEL=<имя метки>

<t>GOTO <имя метки> <n> TIMES.

<t>GOTO <имя метки>UNTIL GT <данные>

<t>GOTO <имя метки> UNTIL GE <данные>

<t>GOTO <тмя метки> UNTIL LT <данные>

<t>GOTO <имя метки> UNTIL LE <данные>

<t>INCR BY <данные>

<t>DECR BY <данные>

Каждая цифра переменной <данные> представляет собой логический уровень соответствующего выходного сигнала, который представлен в системе счисления 2m, где.

m — соответствующая цифра переменной <формат>. Переменная <t> определят моменты времени, в которые задаются логические уровни сигналов. Если перед значение переменной <t> имеется символ «+», то эта переменная задаёт приращение относительно предыдущего момента времени; в противном случае она определяет абсолютное значение относительно начального отсчёта времени t=o. Суффикс «S» указывает размерность времени в секундах (допускается так же суффикс «nS» — наносекунды и т. п.).

Переменная <данные> состоит из символов «0», «1», «X», «R», «F» или «Z», интерпретируемых в заданном формате.

Переменная <n> задаёт количество повторяющихся циклов GOTO; значение n=-1 задаёт бесконечное повторение цикла.

Переменная <имя метки> используется при организации цикла с помощью оператора перехода GOTO, который пере даёт управление на строку, следующую за оператором LABEL=<имя метки>.

Атрибут TIMESTEP — не обязательный параметр для задания периода квантования (или шага). При задании моментов времени номером шага (имеют суффикс «С») он умножается на величину шага. По умолчанию он устанавливается TIMESTEP=0. Этот параметр не принимается во внимание, если заданы абсолютные значения моментов времени (имеют суффикс «S»).

Атрибут IO_LEVEL — необязательный параметр для выбора одной из четырех макромоделей интерфейса вход / выход (по умолчанию 0).

Рассмотрим все необходимые генераторы цифровых сигналов для РЗУ типа очередь (РЗУ типа FIFO).

На входы DS0 регистров информация подается 8 — битным последовательным кодом. Этот код можно сформировать при помощи генератора цифровых сигналов Stim1, имеющего всего один разряд, форму сигнала зададим следующим образом:

define DANN.

+0ns 0.

+label=start.

++90ns 1.

++210ns 0.

++90ns 1.

++110ns 0.

++90ns 1.

++210ns 0.

++90ns 0.

++100ns 1.

++90ns 0.

++210ns 0.

++90ns 1.

++210ns 0.

++90ns 1.

++210ns 0.

++90ns 1.

++210ns 0.

++90ns 1.

Форма сигнала в графическом виде показана на рисунке 6.2.

Далее необходимо обеспечить счетчик и регистры синхросигналом С, который будет подаваться на входы С регистров и на вход прямого счета счетчика. Синхросигнал можно формировать при помощи генератора цифровых сигналов Stim1, форму сигнала зададим следующим образом:

define SINHRO С2.

+0ns 0.

+label=start.

++135ns 1.

++30ns 0.

++70ns 1.

+240ns goto start -1 times.

Форма сигнала в графическом виде показана на рисунке 6.2.

Перед началом работы схемы на входы R счетчика и регистров не обходима подавать сигнал, который бы производил их сброс в нулевое состояние. Сигнал сброса можно формировать помощи генератора цифровых сигналов Stim1, форму сигнала зададим следующим образом:

define R.

+0ns 0.

+label=start.

++50ns 1.

++25ns 0.

Далее необходимо подавать стробирующий сигнал 2С который открывает порт параллельного вывода DIO регистра и сбрасывает триггер флага в единичное состояние. Сигнал также можно формировать при помощи генератора цифровых сигналов Stim1, форму сигнала зададим следующим образом:

define SINHRO2C.

+0ns 0.

+label=start.

++845ns 1.

++20ns 0.

++775ns 1.

++20ns 0.

Форма сигнала в графическом виде показана на рисунке 6.2.

Выбор генераторы цифровых сигналов Для стекового регистрового запоминающего устройства (РЗУ типа LIFO).

Так как на входы DS0 регистров подаются четырех разрядные слова, эти слова можно сформировать при помощи генератора цифровых сигналов Stimm 4 имеющего четыре разряда форму сигналов зададим следующим образом:

define DANN.

+0ns 0000.

+label=start.

++100ns 0001.

++100ns 0010.

++100ns 0011.

++100ns 0100.

++100ns 0101.

++100ns 0110.

++100ns 0111.

++100ns 1000.

++100ns 0000.

+2125ns goto start -1 times.

Форма сигнала в графическом виде показана на рисунке 6.2.

В схеме РЗУ типа LIFO также как и для в схеме РЗУ типа FIFO необходимо обеспечить счетчик и регистры синхросигналом, который будет подаваться на входы С регистров по положительному фронту которого будет происходить загрузка данных в регистры и на вход прямого счета счетчика. Синхросигнал будем подавать при помощи генератора цифровых сигналов Stim1, форму сигналов зададим следующим образом:

define SINHRO С 1.

+0ns 0.

+label=start.

++125ns 1.

++50ns 0.

++50ns goto start -1 times.

Форма сигнала в графическом виде показана на рисунке 6.2.

Для того, что бы управлять работой регистров, на входы выбора режима М0 и М1 необходимо подавать сигналы записи и чтения эти сигналы будем формировать при помощи генератора цифровых сигналов Stim1, форму сигнала зададим следующим образом:

Для входа М0:

define M0.

+0ns 0.

+label=start.

++100ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

+2125ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

Для входа М1:

define M1.

+0ns 0.

+label=start.

++1125ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

++25ns 1.

++75ns 0.

Формы сигналов в графическом виде показаны на рисунке 6.2.

Перед началом работы схемы на входы R и регистров не обходима подавать сигнал который бы производил их сброс в нулевое состояние. Сигнал будем подавать при помощи генератора цифровых сигналов Stim1, форма сигнала имеет такой же вид как и для схемы РЗУ типа FIFO.

7. Разработка инструкции пользователя

Описание лабораторной работы «Изучение работы регистровых запоминающих устройств (РЗУ) типа LIFO и FIFO».

Цель работы: Изучить структуру и принцип работы регистровых запоминающих устройств типа LIFO и FIFO.

Подготовка к работе.

Изучить следующие вопросы:

1) Применение и принцип работы РЗУ типа LIFO приведенный в пункте 7.1.1;

2) Применение и принцип работы РЗУ типа FIFO приведенный в пункте 7.1.2;

3) Указания по выполнению лабораторной работы.

Применение и принцип работы РЗУ типа LIFO.

Память типа LIFO — это память доступ к которой организован по принципу: «последним записан — первым считан» (Last Input First Output — LIFO). Использование принципа доступа к памяти на основе механизма LIFO началось с больших ЭВМ. Применение стековой памяти оказалось очень эффективным при построении компилирующих и интерпретирующих программ, при вычислении арифметических выражений с использованием польской инверсной записи. В малых ЭВМ она стала широко использоваться в связи с удобствами реализации процедур вызова подпрограмм и при обработке прерываний.

На рисунке 7.1 показана модель схемы стекового РЗУ (РЗУ типа LIFO). Схема состоит из четырех универсальных регистра сдвига (X1, X2, Х3, X4), выполненных на ИМС К1533ИР13 (SN74198) в которые непосредственно загружается информация, счетчика (Х5) выполненном на ИМС К1533ИЕ7 (SN74ALS193), источник логической единицы (Pullup) (U7 U11, U12), источник логического нуля (Pulldown) (U8, U10) дешифратора (Х6) управляющего семисигментным элементом выполненном на микросхеме К555ИД18. Данная схема может хранить, 8 четырех разрядных слова. Перед началом работы схемы на входы R регистров от генератора цифровых сигналов U4 подается сигнал логической единицы, в результате чего происходит обнуление регистров. Запись четырех — разрядного слова в регистры производится при подачи от генератора цифровых сигналов (U5) на входы регистров сигнала М0 =1, а от генератора цифровых сигналов (U6) на входы регистров сигнала М1=0 и по положительному фронту синхросигнала С формирующегося генератором цифровых сигналов (U2). При этом четырех — разрядное слово формирующееся генератором цифровых сигналов (U1) записывается через входы DS0 в вершину стека. Вершиной стека являются младшие разряды регистров. После этого в младшие разряды записывается следующее четырех разрядное слово, по положительному фронту синхросигнала и при наличии сигналов на входах М0 = 1 и М1 = 0, при этом ранее записанное слово сдвигается на разряд вниз в сторону старших разрядов. После ввода восьмого слова на выходе Q4 счетчика появляется сигнал флага AN, который служит сигналом для передатчика о том, что стек полный и необходима прекратить подачу четырех — разрядных слов и сигналов записи, для того чтобы избежать переполнения стека и соответственно потере ранее записанных данных. После этого на входы М0 и М1 регистров подается сигнал низкого уровня по которому в регистрах хранится записанная информация до тех пор пока приемник принимающий записанную в стеке информацию не подаст сигнал чтения. При подачи сигнала чтения на входы регистров М0 = 0 М1 = 1 и по положительному фронту синхросигнала С приемник считывает информацию с младших разрядов регистров при этом все записанные слова поднимаются по мере считывания на разряд вверх и становятся доступными для считывания. После того как приемник считал последнее слово на выходе Q4 счетчика микрокоманд формируется сигнал флага AN, который служит сигналом для передатчика о том что регистры пустые и можно вводить следующие 8 четырех — разрядных слова.

Применение и принцип работы РЗУ типа FIFO.

В вычислительных системах используются подсистемы с различным быстродействием, и, в частности, с различной скоростью передачи данных (рисунок 7.2). Обычно обмен данными между такими подсистемами реализуется с использованием прерываний или канала прямого доступа к памяти. В первую очередь подсистема 1 формирует запрос на обслуживание по мере готовности данных к обмену. Однако обслуживание прерываний связано с непроизводительными потерями времени и при пакетном обмене производительность подсистемы 2 заметно уменьшается. При обмене данными с использованием канала прямого доступа к памяти подсистема 1 передает данные в память подсистемы 2. Данный способ обмена достаточно эффективен с точки зрения быстродействия, но для его реализации необходим довольно сложный контроллер прямого доступа к памяти.

Наиболее эффективно обмен данными между подсистемами с различным быстродействием реализуется при наличии между ними специальной буферной памяти. Данные от подсистемы 1 временно запоминаются в буферной памяти до готовности подсистемы 2 принять их. Емкость буферной памяти должна быть достаточной для хранения тех блоков данных, которые подсистема 1 формирует между считываниями их подсистемой 2. Отличительной особенностью буферной памяти является запись данных с быстродействием и под управлением подсистемы 1, а считывание — с быстродействием и под управлением подсистемы 2 («эластичная память»). В общем случае память должна выполнять операции записи и считывания совершенно независимо и даже одновременно, что устраняет необходимость синхронизации подсистем. Буферная память должна сохранять порядок поступления данных от подсистемы 1, т. е. работать по принципу «первое записанное слово считывается первым» (First Input First Output — FIFO). Таким образом, под буферной памятью типа FIFO понимается запоминающее устройство (ЗУ), которое автоматически следит за порядком поступления данных и выдает их в том же порядке, допуская выполнение независимых и одновременных операций записи и считывания.

На рисунке 7.3 показана модель схемы буферного РЗУ типа FIFO, с последовательной шиной ввода 1DI и параллельной шиной ввода — вывода 2DIO. Буферное РЗУ типа FIFO содержит два восьми разрядных универсальных регистра сдвига на микросхеме К1533ИР24 (Х1, Х2), четырех разрядный двоичный реверсивный счетчик на микросхеме К1533ИЕ7 (Х3), синхронный D — триггер на микросхеме К1533ТМ2 (Х4), источника логической единицы (Pullup) (U6, U8, U9), источника логического нуля (Pulldown) (U7, U5).

Данная схема работает в режиме последовательного ввода и параллельного вывода информации. Перед началом работы на входы счетчика подают сигнал низкого уровня, который устанавливает в ноль все разряды двоичного счетчика. Затем на входе 1DI шины последовательного ввода устанавливается первый бит вводимого последовательного, 8 — битного слова которое формируется генератором цифровых сигналов (U1) и подается стробирующий сигнал 1С который формируется генератором цифровых сигналов (U2). Низкий уровень на выходе Q4 счетчика соответствует такому состоянию РЗУ, что к регистру подключается последовательная шина и одновременно с этим с выхода Q4 счетчика и от источника логического нуля (Pulldown) (U8) сигнал низкого уровня через логический элемент (U24) подается на вход S0, а на входе S1 постоянно установлен сигнал высокого уровня от источника логической единицы (Pullup) (U9). Входы S0 S1 — это входы выбора режима работы регистра, при наличии сигнала на входе S0=0 и S1=1 регистр работает в режиме последовательной загрузки данных со сдвигом их в сторону младших разрядов. При наличии комбинации на входах S0 = 0 S1 = 1 в регистр по положительному фронту синхроимпульса записывается первый разряд вводимого 8 — битного слова который помещается в старший разряд регистра Q7−1. После записи первого бита на входе шины 1DI последовательного ввода устанавливается второй бит вводимого слова который также по положительному фронту синхроимпульса записывается в старший разряд регистра, а ранее записанный бит поднимается на разряд вверх (Q6−1) в сторону младшего разряда. И так записываются все восемь бит. В то время как записывается последовательное, 8 — битное слово выходы регистра закрыты, находятся в Z состоянии. Z состояние определяется наличием логической единицы на входах E01 и E02 регистра. После записи восьми бит последовательного слова данных фронт сигнала с выхода Q3 счетчика устанавливает триггер флага в нулевое состояние. Одновременно на выходе Q4 счетчика появляется высокий потенциал, который переключает шины к регистрам, к регистру (Х1) подключает параллельную шину ввода — вывода 2DIO, а к регистру (Х2) последовательную шину ввода 1DI. Дальнейший ввод данных продолжается в регистр (Х2). Установка сигнал флага готовности AN, используется для инициализации чтения байта данных через параллельный порт. Устройство, принимающее считываемый параллельный код, подает стробирующий сигнал 2С этот сигнал формируется генератором цифровых сигналов (U4), который через элементы (U17, U18) в виде сигнала низкого уровня проходит на выходы Е01 и Е02 регистра в следствии чего порт вывода DIO регистра (Х1) открывается для вывода в шину 2DIO готового байта данных.