Разработка структурной и принципиальной схем простейшей микропроцессорной системы на основе запоминающих устройств

«Разработка структурной и принципиальной схем простейшей микропроцессорной системы на основе запоминающих устройств»

• Введение

  3

• 1. Техническое задание 4
• 2. Системная шина микропроцессора 5
• 3. Распределение адресного пространства 6
• 4. Запоминающие устройства 11
• 4.1 ПЗУ 11
• 4.2 ОЗУ 11
• 5. ПЛИС 14
• 6. Структурная схема 16
• 7. Принципиальная схема 17

• Заключение

  18

• Список литературы

  19

• ВВЕДЕНИЕ
• Вычислительная техника является важнейшим компонентом процесса вычислений и обработки данных. На сегодняшний день практически в каждом электронном устройстве происходят процессы вычисления, управления и обработки информации. Благодаря созданию цифровых микросхем, вычисление, управление и обработка информации стали намного проще. Это позволило избавиться от многих недостатков аналоговых схем. Цифровые микросхемы позволили бурно развиваться цифровой технике, и теперь цифровая техника внедрена не только в компьютерные системы и устройства связи, она так же внедряется в телевизионные системы, радиосистемы и другие системы.
• Каждая цифровая система содержит микропроцессор и устройства микропроцессорной системы, с помощью которых система производит вычисления, управление и обработку информации.
• Цель данной работы состоит в том, чтобы разработать простейшую микропроцессорную систему на основе запоминающих устройств, а так же распределить память заданного объема и конфигурации в адресном пространстве микропроцессора.

1. ТЕХНИЧЕСКОЕ ЗАДАНИЕ

Разработать структурную и принципиальную схемы простейшей микропроцессорной системы, содержащей постоянное запоминающее устройство, у которого объем памяти равен: кбайт, и оперативное запоминающее устройство, у которого объем памяти равен: кбайт.

2. СИСТЕМНАЯ ШИНА МИКРОПРОЦЕССОРА

Системная шина процессора предназначена для обмена информацией микропроцессора с любыми внутренними устройствами микропроцессорной системы.

Системная шина микропроцессора (МП) состоит из шины адреса, содержащей 20 проводов (A0…A19); шины данных, содержащей 8 проводов (D0…D7), и шины управления, содержащей 2 провода (RD, WR).

Шина адреса характеризуется шириной в битах (разрядность). Каждый бит в адресе определяется одним проводом. Таким образом, ширина шины адреса составляет 20 бит, так же она характеризует объем адресуемой памяти. В качестве минимально адресуемой ячейки памяти выбирается восьмиразрядная ячейка памяти (байт), тогда объем памяти, который можно адресовать, составляет 2²⁰ байт = 1 Мбайт.

Шина данных предназначена для передачи информации. Основной характеристикой шины данных является ее ширина в битах. Ширина шины данных определяет количество информации, которое можно передать за один такт. В нашем случае ширина шины данных равна 8 бит.

Шина управления — шина, по которой передаются сигналы, определяющие характер обмена информацией. Сигналы управления показывают, какую операцию — считывание или запись информации из памяти — нужно производить, синхронизируют обмен информацией между устройствами. В шине управления присутствуют провода, передающие следующие сигналы: RD — сигнал чтения и WR — сигнал записи.

В данной работе используется советский микропроцессор КР1810ВМ86, так же вместо него можно использовать иностранный аналог Intel 8086. Некоторые выводы МП не используются, потому что в разработке нашей микропроцессорной системы они не участвуют.

3. РАСПРЕДЕЛЕНИЕ АДРЕСНОГО ПРОСТРАНСТВА

Адресное пространство микропроцессорной системы обозначается прямоугольником, одна сторона которого представляет разрядность адресуемой ячейки этого микропроцессора, а другая сторона — весь диапазон доступных адресов для этого же микропроцессора. Разрядность адресуемой ячейки равна 8 бит = 1 байт. Диапазон доступных адресов МП определяется шириной шины адреса системной шины.

Микропроцессоры после включения питания и выполнения процедуры сброса всегда начинают выполнение программы с определённого адреса, чаще всего нулевого. Однако есть и исключения: МП Motorola начинает выполнение программы со старшего адреса, некоторые МП Intel начинают выполнение программы с адреса 1 кбайт. В нашей работе МП начинает выполнение программы с нулевого адреса.

Максимальный адрес МП для двадцатиразрядной шины адреса равен объем адресуемой памяти минус один: (1 М). Изобразим адресное пространство двадцатиразрядной шины адреса на рисунке 1.

Рисунок 1 — Адресное пространство МП

Микропроцессор, выполняя программу, должен загружать эту программу, которая хранится в памяти, не стираемой при выключении питания. В качестве такой памяти используется постоянное запоминающее устройство (ПЗУ). Для построения микропроцессорной системы по заданию используется ПЗУ объемом 1 кбайт. Было оговорено, что МП после сброса начинает работу с нулевого адреса, поэтому расположим ПЗУ в адресном пространстве, начиная с нулевого адреса. Для того чтобы нулевая ячейка ПЗУ оказалась расположенной по нулевому адресу адресного пространства МП, старшие разряды шины адреса должны быть равны 0. Получаем, что диапазон адресов ПЗУ будет следующим:

от 0 0 0 0 — нулевого адреса памяти МП.

до 0 0 11 111 11 111 — максимального адреса обращения к ПЗУ, полученного переводом в двоичную систему счисления значения 1023 байта, полученного как значение объема ПЗУ 1 кбайт минус 1 байт.

Рисунок 2 — Расположение ПЗУ в адресном пространстве МП

Теперь разместим в адресном пространстве оперативное запоминающее устройство (ОЗУ). До размещения ОЗУ оставим 3 кбайта памяти — неиспользуемое адресное пространство. Это нужно для того, чтобы в дальнейшем упростить программирование ПЛИС — программируемой логической интегральной схемы.

Неиспользуемое адресное пространство начинается:

от 0 1 0 0 — двоичное число, переведенное из числа 1 кбайт

до 0 11 11 111 11 111 — двоичное число, переведенное из числа 4095 байт, которое получилось вычитанием из 4 кбайт одного байта.

Рисунок 3 — Расположение неиспользуемого адресного пространства

Объем ОЗУ, которую нужно разместить в адресном пространстве МП, составляет 5 кбайт = 5•2¹⁰ байт. Пусть 5•2¹⁰ равняется 2ⁿ, тогда n будет нецелым числом, а этого не может быть, потому что n — количество адресных проводников, т. е. целое число. Таким образом, ОЗУ придется разделить на два ОЗУ: ОЗУ1 объемом 4 кбайта и ОЗУ2 объемом 1 кбайт.

Разместим ОЗУ1 в адресном пространстве МП:

Адрес нижней границы: 0 100 0 0

Адрес верхней границы: 0 111 11 111 11 111

Рисунок 4 — Расположение ОЗУ1 в адресном пространстве МП

Теперь разместим ОЗУ2 в адресном пространстве МП и получим распределение памяти МП:

Адрес нижней границы: 0 1 000 0 0

Адрес верхней границы: 0 1 000 11 111 11 111

Рисунок 5 — Распределение памяти МП с двадцатиразрядной шиной адреса

Оставшаяся часть адресного пространства от 9 кбайт до 1 Мбайта будет распределяться на другие устройства, которые в разработке наших схем не участвуют: порты ввода-вывода, таймер и т. д., какая-то часть адресного пространства будет неиспользуемой.

4. ЗАПОМИНАЮЩИЕ УСТРОЙСТВА

Запоминающее устройство (ЗУ) — носитель информации, предназначенный для записи и хранения данных. На данный момент существует множество различных ЗУ, основной характеристикой которых является объем памяти. Объем памяти ЗУ определяет количество адресных входов. Количество выходов каждого ЗУ в данной работе равно 8, это позволяет получить 8 бит информации или 1 байт. Так же ЗУ имеют входы чтения (RD) и записи (WR) информации и вход выбора кристалла (CS).

4.1 ПЗУ

Объем памяти ПЗУ равен 1 кбайт. Определим количество адресных входов ПЗУ: 1 кбайт = 2¹⁰ байт; получаем, что ПЗУ имеет 10 адресных входов. Как уже говорилось ранее, ЗУ имеет 8 выходов. По данным характеристикам находим следующее ПЗУ — К573РФ1.

Рисунок 6 — ПЗУ К573РФ1 объемом 1 кбайт

4.2 ОЗУ

Объем памяти ОЗУ равен 5 кбайт. При распределении адресного пространства было определено, что ОЗУ нужно поделить на ОЗУ1 объемом 4 кбайта и на ОЗУ2 объемом 1 кбайт.

Определим количество адресных входов для ОЗУ1: 4 кбайт = 2¹² байт; получаем, что ОЗУ1 имеет 12 адресных входов. Как уже говорилось ранее, запоминающее устройство имеет 8 выходов. По данным характеристикам находим следующее ОЗУ1 — КР537РУ2.

Рисунок 7 — ОЗУ1 КР537РУ2 объемом 4 кбайта

Определим количество адресных входов для ОЗУ2: 1 кбайт = 2¹⁰ байт; получаем, что ОЗУ2 имеет 10 адресных входов. Как уже говорилось ранее, запоминающее устройство имеет 8 выходов. По данным характеристикам находим следующее ОЗУ2 — К537РУ1.

Рисунок 8 — ОЗУ2 К537РУ1 объемом 1 кбайт

5. ПЛИС

Каждое запоминающее устройство имеет инверсный вход CS, который позволяет выбрать положение ЗУ в адресном пространстве. Все адреса шины адреса, которые не задействованы в обращении с информацией данного ЗУ, отводятся к выбору кристалла этого же ЗУ. Это происходит следующим образом:

Для ПЗУ: декодируются старшие 10 разрядов адреса (определяем, что они равны 0). Это выполняется при помощи дешифратора адреса, который вырождается в 10-входовый логический элемент «ИЛИ». Это связано с тем, что внутри ПЗУ уже есть 10-входовый дешифратор адреса. И выход логического элемента «ИЛИ» CS0 подключается к выводу CS ПЗУ.

Для ОЗУ1: декодируются старшие 8 разрядов адреса (определяем, что все разряды адреса, кроме A12, равны 0, значит, в линию данного адреса A12 включается инвертор). Это выполняется при помощи дешифратора адреса, который вырождается в 8-входовый логический элемент «ИЛИ». Это связано с тем, что внутри ОЗУ1 уже есть 12-входовый дешифратор адреса. И выход логического элемента «ИЛИ» CS1 подключается к выводу CS ОЗУ1.

Для ОЗУ2: декодируются старшие 10 разрядов адреса (определяем, что все разряды адреса, кроме A13, равны 0, значит, в линию данного адреса A13 включается инвертор). Это выполняется при помощи дешифратора адреса, который вырождается в 10-входовый логический элемент «ИЛИ». Это связано с тем, что внутри ОЗУ2 уже есть 10-входовый дешифратор адреса. И выход логического элемента «ИЛИ» CS2 подключается к выводу CS ОЗУ2.

На рисунке 9 представлена схема декодирования старших разрядов, основанная на логических элементах «ИЛИ» и «НЕ» для каждого ЗУ.

Проще всего данная идея реализуется на ПЛИС, нужно только правильно запрограммировать ПЛИС. В нашем случае в качестве ПЛИС используется FPGA (ППВМ) — программируемая пользователем вентильная матрица. FPGA программируется путём изменения логики работы принципиальной схемы.

На рисунке 10 представлена схема запрограммированного FPGA, реализованная в среде Quartus II.

Рисунок 9 — Схема декодирования старших разрядов адреса

Рисунок 10 — Схема запрограммированного FPGA, реализованная в среде Quartus II

6. ТРУКТУРНАЯ СХЕМА

В результате выполнения технического задания получилась микропроцессорная система, в состав которой входят: ПЗУ объемом 1 кбайт, ОЗУ1 объемом 4 кбайт и ОЗУ2 объемом 1 кбайт. Структурная схема микропроцессорной системы представлена на рисунке 11.

Рисунок 11 — Структурная схема микропроцессорной системы

7. ПРИНЦИПИАЛЬНАЯ СХЕМА

Рисунок 12 — Принципиальная схема микропроцессорной системы

ЗАКЛЮЧЕНИЕ

В результате выполнения курсовой работы я научился:

Ш составлять структурные и принципиальные схемы простейших микропроцессорных систем;

Ш подключать ПЗУ, ОЗУ к микропроцессорам;

Ш использовать вместо дешифратора адреса запрограммированную ПЛИС (FPGA);

Ш распределять память запоминающих устройств в адресном пространстве микропроцессора;

Ш так же изучил принципы построения микропроцессорных устройств.

Знания, полученные при выполнении курсовой работы, важны, потому что на основе этих знаний будут создаваться микропроцессорные системы, куда более сложней, чем система, полученная нами.

микросхема цифровой процессор адресный

1. Конспект лекций по вычислительной технике и информационным технологиям.

2. Цифровая и вычислительная техника. — URL: http://www.digital.sibsutis.ru (дата обращения: 04.05.11)