Организация ЭВМ и систем

2.6Исходное состояние SКод исходного состояния SСостояние перехода S’Код состояния перехода S’Входнойнабор

Выходной набор

Функции возбуждения триггеровs60000110s'39 010 0111y19D2 D5 D6 D7s60000110s'42 010 1010y20y6D2 D4 D6s60000110s'45 010 1101y43y12D2 D4 D5 D7s60000110s'46 010 1110y43y37D2 D4 D5 D6s60000110s'50 011 0010Y32y6D2 D3 D6s60000110s'54 011 0110y12D2 D3 D5 D6s60000110s'55 011 0111y37D2 D3 D5 D6 D7s60000110s'64 100 0000y12D1s60000110s'65 100 0001y19y6D1 D7Продолжение табл. 2.6Исходное состояние SКод исходного состояния SСостояние перехода S’Код состояния перехода S’Входнойнабор

Выходной набор

Функции возбуждения триггеровs60000110s'69 100 0101y47y12D1 D5 D7s60000110s'70 100 0110y47y19y6D1 D5 D6s60000110s'84 101 0100y2D1 D3 D5s60000110s'84 101 0100y48D1 D3 D5s60000110s'84 101 0100y0D1 D3 D5s60000110s'73 100 1001y32D1 D4 D7s60000110s'78 100 1110y12D1 D4 D5 D6Продолжение табл. 2.6Исходное состояние SКод исходного состояния SСостояние перехода S’Код состояния перехода S’Входнойнабор

Выходной набор

Функции возбуждения триггеровs60000110s'79 100 1111y19D1 D4 D5 D6 D7s60000110s'81 101 0001y12D1 D3 D7s60000110s'82 101 0010y19D1 D3 D6s70000111s'80 001 000-y13D4s80001000s'160 010 000×31y21y22D3s80001000s'9 000 1001y14D4 D7s80001000s'9 000 1001y18D4 D7s90001001s'130 001 101-Y15y6D4 D5 D7s100001010s'110 001 011-y8D4 D6 D7s110001011s'120 001 100-y14D4 D5s120001100s'130 001 101-Y15y6D4 D5 D7s130001101s'140 001 110-y16D4 D5 D6s140001110s'150 001 111-y10y17D4 D5 D6 D7s150001111s'130 001 101-D4 D5 D7s150001111s'160 010 000×33y21y22D3s160010000s'84 101 0100x2y23D1 D3 D5s160010000s'84 101 0100y24D1 D3 D5Продолжение табл. 2.6Исходное состояние SКод исходного состояния SСостояние перехода S’Код состояния перехода S’Входнойнабор

Выходной набор

Функции воз3буждения триггеровs160010000s'84 101 0100y25D1 D3 D5s160010000s'84 101 0100y26D1 D3 D5s160010000s'84 101 0100y27D1 D3 D5s160010000s'84 101 0100y28D1 D3 D5s160010000s'84 101 0100y29D1 D3 D5s170010001s'180 010 010-y32y33D3 D6s180010010s'841 010 100-y34y30D1 D3 D5s190010011s'200 010 100-y8D3 D5s200010100s'841 010 100-y35y36D1 D3 D5s210010101s'220 010 110×31y37D3 D5 D6s210010101s'23 001 0111y13D3 D5 D6 D7s210010101s'25 001 1001y13D3 D4 D7s220010110s'841 010 100-y38D1 D3 D5s230010111s'240 011 000-y14D3 D4s240011000s'330 100 001-y15y39y6D2 D7s250011001s'240 011 000-y18D3 D4s260011010s'270 011 011-y40D3 D4 D6 D7s270011011s'280 011 100-y10y17D3 D4 D5s280011100s'260 011 010-D3 D4 D6s280011100s'330 100 001×33y41y6D2 D7s290011101s'300 011 110-y8D3 D4 D5 D6s300011110s'310 011 111-y14D3 D4 D5 D6 D7Продолжение табл. 2.6Исходное состояние SКод исходного состояния SСостояние перехода S’Код состояния перехода S’Входнойнабор

Выходной набор

Функции возбуждения триггеровs310011111s'320 100 000-y15D2s320100000s'330 100 001-y39y6D2 D7s330100001s'340 100 010-y40D2 D6s340100010s'350 100 011-y10y17D2 D6 D7s350100011s'330 100 001-D2 D7s350100011s'841 010 100×33-D1 D3 D5s360100100s'370 100 101-y13D2 D5 D7s370100101s'841 010 100×31y42D1 D3 D5s370100101s'38 010 0110y14D2 D5 D6s370100101s'38 010 0110y18D2 D5 D6s380100110s'420 101 010-y15y6D2 D4 D6s390100111s'400 101 000-y8D2 D4s400101000s'410 101 001-y14D2 D4 D7s410101001s'420 101 010-y15y6D2 D4 D6s420101010s'430 101 011-y16D2 D4 D6 D7s430101011s'440 101 100-y10y17D2 D4 D5s440101100s'420 101 010-D2 D4 D6s440101100s'841 010 100×33y42D1 D3 D5s450101101s'460 101 110-y13D2 D4 D5 D6s460101110s'470 101 111-Y32y6D2 D4 D5 D6 D7s470101111s'480 110 000-y40D2 D3s480110000s'490 110 001-y10y17D2 D3 D7s490110001s'470 101 111-D2 D4 D5 D6 D7s490110001s'841 010 100×33-D1 D3 D5s500110010s'510 110 011-y16D2 D3 D6 Продолжение табл. 2.6Исходное состояние SКод исходного состояния SСостояние перехода S’Код состояния перехода S’Входнойнабор

Выходной набор

Функции возбуждения триггеровs510110011s'520 110 100-y10y17D2 D3 D5s520110100s'500 110 010-D2 D3 D6s520110100s'53 011 0101y12D2 D3 D5 D7s520110100s'841 010 100×33×30y42y44D1 D3 D5s530110101s'841 010 100-y38y44D1 D3 D5s540110110s'550 110 111-y13D2 D3 D5 D6 D7s550110111s'560 111 000-y45y32y6D2 D3 D4s560111000s'570 111 001-y16D2 D3 D4 D7s570111001s'580 111 010-y10y17D2 D3 D4 D6s580111010s'560 111 000-D2 D3 D4s580111010s'590 111 011×33y21D2 D3 D4 D6 D7s590111011s'60 011 1100y23D2 D3 D4 D5s590111011s'600 111 100×21y24D2 D3 D4 D5s600111100s'610 111 101-y37y32y6D2 D3 D4 D5 D7s620111110s'630 111 111-y10y17D2 D3 D4 D5 D6 D7s630111111s'610 111 101-D2 D3 D4 D5 D7Продолжение табл. 2.6Исходное состояние SКод исходного состояния SСостояние перехода S’Код состояния перехода S’Входнойнабор

Выходной набор

Функции возбуждения триггеровs610111101s'620 111 110-y40D2 D3 D4 D5 D6s630111111s'841 010 100×33-D1 D3 D5s641000000s'681 000 100-y13D1 D5s651000001s'661 000 010-y16D1 D6s661000010s'671 000 011-y10y17D1 D6 D7s671000011s'651 000 001-D1 D7s671000011s'681 000 100×33-D1 D5s681000100s'841 010 100-y46D1 D3 D5s691000101s'841 010 100-y38D1 D3 D5s701000110s'711 000 111-y40D1 D5 D6 D7s711000111s'721 001 000-y10y17D1 D4s721001000s'701 000 110-D1 D5 D6s721001000s'841 010 100×33-D1 D3 D5s731001001s'741 001 010-y8D1 D4 D6s741001010s'751 001 011-y35y36D1 D4 D6 D7s751001011s'761 001 100-y32D1 D4 D5s761001100s'771 001 101-y8D1 D4 D5 D7s771001101s'841 010 100-y49y36y48D1 D3 D5s791001111s'801 010 000-y8D1 D3s801010000s'841 010 100-y50D1 D3 D5s811010001s'831 010 011-y13D1 D3 D6 D7s821010010s'831 010 011-y8D1 D3 D6 D7Окончание табл. 2.6Исходное состояние SКод исходного состояния SСостояние перехода S’Код состояния перехода S’Входнойнабор

Выходной набор

Функции возбуждения триггеровs831010011s'841 010 100-y51D1 D3 D5s781001110s'801 010 000-y13D1 D3s841010100s'10 000 001-D7s841010100s'10 000 001-D7s841010100s'85 101 0101y31D1 D3 D5 D7s851010101s'861 010 110-y32y33D1 D3 D5 D6s861010110s'871 010 111-y34D1 D3 D5 D6 D7s871010111s'881 011 000-y52D1 D3 D4s881011000s'891 011 001-y8D1 D3 D4 D7s891011001s'901 011 010-y35y31D1 D3 D4 D6s901011010s'911 011 011-y32y53D1 D3 D4 D6 D7s911011011s'10 000 001-y34y2D7Каждая строка данной таблицы определяет набор входных дан-ных, наличие которых на входе МПА необходимо для того, чтобы в выходном наборе МПА были истинными поименованные биты. Здесь индекс определяет номер бита во входном или выходном наборах. Для построения ведомого управляющего автомата арифметико-логического устройства для варианта 1 требуется фиксировать 35 со-стояний: s0… s34. Следовательно, для его проектирования необхо-димо шесть D-триггеров (табл. 2.7).Таблица 2.7 Список кодов состояний и таблица переходов управляющего автомата АЛУИсходноесостояние.

Код исходного состояния.

Состояние перехода.

Код состояния перехода.

Входной набор

Выходной набор

Функции возбуждения триггеровs0000000s'1 000 001-y60D6s1000001s'2 000 010-y61D5s2000010s'3 000 011-y62D5 D6s3000011s'4 000 100×60y63D4s3000011s'4 000 100-D4s4000100s'5 000 101-y66D4 D6s5000101s'0-y64y65-s6000110s'7 000 111-y67y68D4 D5 D6s7000111s'800 1000y69D3s7000111s'8 001 000×61×63y69D3s7000111s'1 100 1011y73D3 D5 D6s7000111s'1 100 1011y73D3 D5 D6s8001000s'9 001 001-y70D3 D6s9001001s'10 001 010-y71D3 D5s10001010s'11 001 011-y72y73D3 D5 D6s11001011s'1 200 1100y74D3 D4s11001011s'12 001 100×64×61y74y75y76D3 D4s11001011s'1 300 1101y74D3 D4 D6s12001100s'7 000 111-y77D4 D5 D6s13001101s'14 001 110-y78D3 D4 D5s14001110s'0-y79y80y81-Продолжение табл. 2.7Исходноесостояние.

Код исходного состояния.

Состояние перехода.

Код состояния перехода.

Входной набор

Выходной набор

Функции возбуждения триггеровs15001111s'16 010 000-y82y68y83D2s16010000s'17 010 001-y84D2 D6s17010001s'18 010 010-y85D2 D5s18010010s'19 010 011-y86D2 D5 D6s19010011s'500 0101y95D4 D6s19010011s'20 010 100×65-D2 D4s20010100s'21 010 101-y88D2 D4 D6s21010101s'22 010 110-y89D2 D4 D5s22010110s'23 010 111-y74D2 D4 D5 D6s23010111s'24 011 000-y90D2 D3s24011000s'2 501 1001y91D2 D3 D6s24011000s'25 011 001×64×61y91y75y76D2 D3 D6s24011000s'2 801 1100y91y4D2 D3 D4s25011001s'26 011 010-y77D2 D3 D5s26011010s'27 011 011×61y92D2 D3 D5 D6s26011010s'2 701 1011y93D2 D3 D5 D6s27011011s'20 010 100×65-D2 D4s27011011s'22 010 110-D2 D4 D5s28011100s'5 000 101-y94D4 D6s29011101s'30 011 110-y100D2 D3 D4 D5s30011110s'5 000 101-y101D4 D6s31011111s'32 100 000-y98D1Окончание табл. 3.7Исходноесостояние.

Код исходного состояния.

Состояние перехода.

Код состояния перехода.

Входной набор

Выходной набор

Функции возбуждения триггеровs32100000s'5 000 101-y99D4 D6s33100001s'34 100 010-y96D1 D5s34100010s'5 000 101-y97D4 D6На основании данных таблиц 2.6 и 2.7 целесообразно составить упрощенную таблицу переходов автомата. Таблицы переходов для управляющих автоматов процессора и АЛУ составляются аналогично. В качестве примера ниже приведена таблица переходов управляющего автомата АЛУ (табл. 2.8), соответствующая варианту 29.Табл.

2.8 Таблица переходов.

Текущее состояние.

Следующее состояние.

Условие перехода.

Управляющие сигналы----Окончание табл.

2.8 Текущее состояние.

Следующее состояние.

Условие перехода.

Управляющие сигналы--------На основании таблицы переходов 2.8 составляется множество логических функций возбуждения и управления, формирующих соответствующие номерам iбиты унитарных кодов следующих состояний и биты выходных управляющих сигналов : — функции возбуждения:;; ;; ;; ;; ;; ;; ;; ;; ;- функции управления; ;;;;; ;; ;; ;; ;; ;; ;; ;; ;;; .Завершается проектирование МПА на основе жесткой логики разработкой электрических функциональных комбинационных схем, реализующих логические функции возбуждения и управления в базисе логических элементов выбранного типа ПЛМ или ПЛИС.

2.6.

2. Проектирование микропрограммных автоматов с программируемой логикой.

Структура и функциональные схемы МПА с программируемой логикой описаны выше. Ниже приведена методика проектирования их микропрограмм. Список микроопераций и логических условий в соответствии с вариантом 29 для ведущего устройства управления процессора представлен в таблицах 2.9 и 2.

10.Таблица 2.9 Список микроопераций.

НомерОписание.

НомерОписаниеY0RgPC := 0Y39RgBm[3:0] := ШДРОН[3:0]Y1RgSP[15:0]: =BegSP[15:0]Y40Сложение адресов.

У2SF := 0 Y41RgA[15:0]: =RgI[15:0]Y3ZF:=0Y42RgA[15:0]:=Acc[15:0]У4OF:=0Y43RgA[15:0]:=ШД[15:0]Y5IF:=0Y44RgB[15:0]:=ШД[15:0]Y6GIF := 0Y45RgB[15:0] :=ШДРОН[15:0]Y7HL:=1Y46RgB[15:0]: =RgI[15:0]Y8HL:=0Y47RgB[15:0]:=Acc[15:0]Y9WP:=0Y48Асс[15:0]:=ШД[15:0]Y10IF:=1Y49Acc[15:0]:=RgC[15:0]Y11CIF := 1Y50Acc[15:0]: =AccOld[15:0]Y12ЧтениеY51RgSP := RgSP — 1Y13ЗаписьY52RgSP := RgSP + 1Y14Чтение из ВУY53RgSP :=ШД[ 15:0]Y15Запись в ВУY54RgSP :=ШДРОН[15:0]Y16IIIA[12:0]: =RgPC[12:0]Y55В:=ШД[15:0]Y17IIIA[12:0]:=RgI[28:16]Y56В:=ШДРОН[15:0]Y18IIIA[12:0]:=RgCm[12:0]Y57B:=BOld[15:0]Y19ША[12:0] := RgSP[12:0]Y58СложениеY20IIIA[12:0]: =RgAdr[12:0]Y59ВычитаниеY21ШД[12:0]:=RgPC[12:0]Y60УмножениеY22ШД[15:0]:=RgI[15:0]Y61ДелениеY23ШД[15:0]:=Асс[15:0]Y62КонъюнкцияY24ШД[15:0]:=RgC[15:0]YбЗДизъюнкцияY25IIIAPOH[3:0]:=RgI[32:29]Y64Сложение по модулю 2Y26ШАPOH[3:0]=RgCm[3:0]Y65RgAdrBy[12:0]: =RgI[12:0]Y27IIIAPOH[3:0]:=RgI[3:0]Y66RgAdrBy[12:0] :=Асс[12:0]Y28RgI[41:26]: =ШД[15:0]Y67RgAdrBV := RgAdrBYOldОкончаниетабл. 2.9Номер

ОписаниеНомер

ОписаниеY29RgI[25:10]: =ШД[15:0]Y68RgDВУ[15:0]:=ШД[15:0]Y30RgI[9:0]:=ШД[15:6]Y69RgDBy[15:0] :=ШДРОН[15:0]Y31RgPC := RgPC + 1Y70RgDBy := RgDBYOldY32RgPC[12:0]: =RgI[28:16]Y71RgFlags := RgFlagsOldY33RgPC[12:0] := ШД [12:0]Y72AccOld := AceY34RgAdr[12:0] := ША[12:0]Y73BOld := ВY35RgAdr := RgAdrOldY74RgAdrOld := RgAdrYЗбRgAm[12:0]: =B[12:0]Y75RgAdrBVOld := RgAdrBVY37RgAm[3:0]: =B[3:0]Y76RgDByOld := RgDBУY38RgBm[12:0]: =RgI[28:16]Y77RgFlagsOld := RgFlagsТаблица2.

10 Список логических условий.

НомерОписание.

НомерОписаниех0WP = 1Х22Условный переход = 0XIRgl[4l] = 1Х23Условный переход по переполнению.

Х2КОп< 1 011Х24Безусловный переход.

Х3ФХ25Переход к подпрограмме.

Х4 Х5ТАХ26Возврат из подпрограммы.

ХбCIF=1Х27Запись в стек.

Х7RdAluХ28Чтение из стекаX8КОп< 01 000Х29Сложение со стеком.

Х9Чтение из ВУх30Вычитание из стека.

Х10Запись в ВУХ31ОстановX11Чтение из ЗУХ32Разрешение прерываний.

Х12Запись в ЗУХ33Запрещение прерываний.

Х13.СлХ34Возврат из прерывания.

Х14Выч.

Х35Загрузка регистра базы.

Х15Умн.

Х36Загрузка указателя стека.

Х16Деление.

Х37(Запрос на прерывание)&(С1Р=0)Окончание табл. 3.10Номер

ОписаниеНомер

ОписаниеХ17Конъюнкция.

Х38(SF = 0) & (ZF = 0) X18Дизъюнкция.

Х39ZF = 1X19СлМод2Х40SF=1X20Условный переход > 0Х41OF=1X21Условный переход < 0После составления списка логических условий и списка микроопераций (см. табл. 2.9, 2.10) необходимо закодировать все логические условия и микрооперации двоичным кодом. Для этого разобьем множество микроопераций на 7 непересекающихся подмножеств так, чтобы микрокоманда содержала микрооперации, принадлежащие разным подмножествам. Получим:

Множество логических условий содержит 41 элемент (см. табл. 2.10):Для кодирования микроопераций в каждом из подмножеств необходимо использовать по четыре бита (число микроопераций в каждом из подмножеств не превышает 15). Соответствующие таблицы кодирования микроопераций и логических условий приведены в таблицах 2.11 и 2.

12.Таблица 3.11 Кодирование микроопераций.

Коды микроопераций.

Подмножества микрооперацийY1Y2Y3Y4Y5Y6Y70000———————0001Y0Y1Y2Y3Y4Y5Yб0010Y7Y8Y9Y10Y11Y12Y130011Y14Y15Y16Y17Y18Y19Y200100Y21Y22Y23Y24Y25Y26Y270101Y28Y29Y30Y31Y32Y33Y340110Y35Y36Y37Y38Y39Y40Y410111Y42Y43Y44Y45Y46Y47Y481000Y49Y50Y51Y52Y53Y54Y551001Y56Y57Y58Y59YбоYб1Y621010Y63Y64Y65Y66Y67Y68Y691011Y70Y71Y72Y73-Y74Y751100Y76Y77-----Таблица 3.12 Кодирование логических условий.

КодыусловийXКоды условийXКоды условийX000000X1000001Х200 0010X3000011X4000100X5000101X6000110X7000111X8001000X9001001X10001010X11001011Х1 200 1100X13001101X14001110X15001111X16010000X17010001X18010010X19010011Х2 001 0100X21010101Х22 010 110Х23010111Х2 401 1000X25011001Х26 011 010Х27011011X28011100Х2 901 1101X30011110Х3]1 1111X32100000X33100001X34100010Х35 100 011Х36100100X37100101X38100110X39100111X40101000X41101001-На основании кодированного списка условий и микроопераций (см. табл. 2.11, 2.12) необходимо спроектировать форматы микрокоманд. Для варианта 29 получаем следующие форматы микрокоманд (рис. 2.18).Рис. 2.

18. Форматы микрокоманд.

В ПЗУ хранится два типа микрокоманд: операторные микрокоманды (см. рис. 2.18,а) и микрокоманды перехода (рис. 2.18,б). Обе микрокоманды дополнены до значения 31, как для ближайшей степени числа 2. Микрокоманды перехода предназначены для передачи управления по адресу «Адрес перехода 1», если условие Xистинно, или по адресу «Адрес перехода 2» в том случае, если данное условие ложно. В соответствии с выбранными форматами микрокоманд составляется следующая функциональная схема МПА (рис. 2.19) на основе программируемой логики.Рис. 2.

19. Функциональная схема МПАПриведем пример кодирования ПЗУ МК для реализации микропрограммы операции умножения варианта 29 (см. прилож.). Естественной адресацией МК будем считать выполнение МП по ложной ветви алгоритма, т. е. там, где значение логического условия равно 0. Ниже приведена блок-схема алгоритма операции умножения при естественной адресации микрокоманд с тремя дополнительными операторами безусловного перехода, обозначенными кодом «1» (рис. 2.20). В таблице 2.13 приведен фрагмент кода ПЗУ МК для хранения операции умножения. Таблица 3.13 Пример программирования ПЗУ при естественной адресации микрокоманд.

Адрес памяти.

Биты111 010 0100 0100 0100 111 100 0001 0000 0001 111 111 100 10 010 001 000 001 101 10 011 101 000 010 0110 0110 0101 1 000 101 110 10 100 101 000 111 11 111 1 111 101 001 000 0101 1 001 010 0000 0000 0010 1 001 101 11 111 10 000 001 001 110 0011 0000 0101 1 010 001 11 111 101 001 010 010 0000 0000 0110 1 010 101 11 111 1 010.

Рис. 2.

20. Блок-схема алгоритма операции умножения с естественной адресацией команд.

Рассмотренные примеры синтеза автоматов с жесткой и программируемой логикой раскрывает методику проектирования управляющих автоматов обоих уровней управления процессом исполнением команд, которая может быть применена как при разработке устройства управления процессором (верхний уровень), так и устройства управления АЛУ (нижний уровень). Особое внимание уделено проектированию устройства управления с жесткой логикой, так как все современные процессоры строятся по RI-архитектуре (с сокращенным набором команд), в которой основной выигрыш по производительности достигается за счет реализации управляющих автоматов преимущественно на комбинационных схемах и соответствующего снижения их аппаратной сложности.

2.7. Разработка функциональной схемы процессора.

На основе спроектированных в пп. 2.1−2.6 операционных автоматов, устройств управления процессора и арифметико-логического устройства разрабатывается функциональная схема процессора (рис. 2.21), соответствующая варианту 29. Функциональная схема процессора является объединением названных операционных автоматов процессора и АЛУ, их устройств управления, схем ОЗУ, блоков согласования разрядности шин, устройств прерываний и портов внешних устройств. Необходимо также спроектировать ОЗУ с заданными характеристиками по емкости и ширине выборки в соответствии с методикой, описанной в литературе. В состав схемы процессора необходимо ввести контроллер организации прерываний программ. Методы организации прерываний программ техническими средствами процессоров детально рассмотрены выше (пп. 1.

3.4, 2.

2.2). При проектировании процессора следует выбрать один из этих методов и подробно описать, как он учтен при разработке командного цикла и разработке операционного автомата процессора в пп. 3.3, 3.

4. Следует также описать все недостающие в пп. 3.3, 3.4 дополнительные алгоритмические и аппаратные средства организации прерываний.Рис. 2.

21. Функциональная схема процессора.

Рис. 2.

21. Продолжение.

Рис. 2.

21. Продолжение.

Рис. 2.

21. Продолжение.

Рис. 2.

21. Продолжение.

Рис. 2.

21. Продолжение.

Рис. 2.

21. Окончание.

Приведенный пример функциональной схемы процессора поясняет принцип объединения и взаимодействия только основных функциональных блоков: АЛУ, устройства управления АЛУ, операционного автомата процессора, верхнего уровня управления процессора, системы организации прерываний и основной оперативной памяти ЭВМ. Проект современного процессора ЭВМ фон-неймановской архитектуры кроме этого должен содержать разработку контроллера прерываний и контроллера встроенной кэш-памяти первого уровня. 3ЗАКЛЮЧЕНИЕВ ходе выполнения курсового проекта были приобретены навыки проектирования операционного и управляющего автоматов процессора ЭВМ. Результатом проектирования стал разработанный микропроцессор с архитектурой, способный выполнять 28 операций. Также были приобретены навыки составления технической документации и выполнения чертежей по нормам ЕСКД. На мой взгляд, одним из достоинств данного курсового проекта является то, что микропроцессор изучался и проектировался полностью, а не какой-либо его отдельный блок. Тем самым были определены и поняты связи и взаимодействие его компонентов, неотделимость их друг от друга. СПИСОК ИСТОЧНИКОВЦилькер, Б. Я. Организация ЭВМ и систем [Текст]: учебник для вузов / Б. Я. Цилькер, С. А. Орлов. СПб.: Питер, 2004.

668 с. Танэнбаум, Э. Архитектура компьютера [Текст] / Э. Таненбаум. 4-е изд. СПб.: Питер, 2003. 704 с. Каган Б. М.

Электронные вычислительные машины и системы. М.: Энергоатомиздат, 1991, — 592 с. Майоров С. А., Новиков Т. И. Структура электронных вычислительных машин. Л.: Машиностроение, 1979. -.

384 с. Карпов Ю. Г. Теория автоматов. СПб.: Питер, 2003. — 208 с. Самофалов К. Г. Прикладная теория цифровых автоматов. Киев: Выща школа, 1987. -.

357 с. Савельев А. Я. Прикладная теория цифровых автоматов. М.: Высшая школа, 1987. — 272 с. Кнышев Д. А. Куземин М.О. ПЛИС фирмы «Xilinx»: описание структуры основных семейств.- М.: Изд.

дом &# 171;Додэка-XXI", 2001.- 238 с. Бабило П. Н. Синтез логических схем с использованием языка VHDL.- М.: Солон-Р, 2002.- 384 с. Корнеев В. В., Киселев А. В. Современные микропроцессоры. — М.: НОЛИДЖ, 2000. — 320 с. Полупроводниковые БИС запоминающих устройств: Справочник / Баранов В. В., Бекин И. В., Гардонов А. Ю.; Под ред. Гарднова А. Ю., М.: Радио и связь, 1996. -.

360 с. Проектирование вычислительного устройства: Методические указания к курсовому проектированию / Курск гос. тех. ун-т, Сост.: Д. Б. Борзов, В. А. Колосков, А. П. Типикин. Курск, 2004. 26 с.