Моделирование цифро-аналоговых преобразователей

Задание на курсовой проект

1. На уровне идеальных макромоделей функциональных элементов (ключ, операционный усилитель) провести моделирование в САПР «Cadence» упрощенной схемы параллельного ЦАП согласно архитектуре, представленной в статье. В схеме следует уменьшить количество разрядов для сокращения времени моделирования;

2. С учтом результатов, полученных в п. 1, определить требования к реальным функциональным элементам (точность согласования резисторов, х-ки выходного буфера).

3. Синтез цифровой части (декодер);

4. Моделирование ЦАП по п. 1, но с реальными функциональными элементами

С введением новых телевизионных стандартов, таких как EDTV (телевидение повышенной четкости) и HDTV (телевидение высокой четкости) повышаются требования к АЦП и ЦАП. Некоторые из основных технических требований для видео Ц/А преобразования это: разрядность 10 бит, тактовая частота вплоть до 50 МГц, хорошая дифференциальная линейность, маленькие искажения, ширина полосы сигнала (при -1дБ) — 20 МГц, минимальное потребление энергии и т. д. Кроме того, аспекты стоимости требуют интеграции этих преобразователей в схемы цифрового сигнального процессора по КМДП технологии. Эти условия накладывают дополнительные требования к помехоустойчивости ЦАП и АЦП.

В нашей статье пропорционально десятиразрядный ЦАП на 50 МГц основан на цепочке резисторов. Конструкция улучшает стандартный метод одинарной цепочки резисторов, используя двойную лестничную архитектуру в матрице форматирования. В лестничную структуру были приняты некоторые изменения, чтобы уменьшить искажения. Декодирования направлено на сведение к минимуму числа переключающихся транзисторов. Напряжение выхода позволяет приводить в действие двухстороннюю согласованную линию передачи с лучшей отдачей мощности, чем у ЦАП на ячейках тока.

Лестничная структура

В нашей статье используется сочетание двойной лестничной структуры с матричной организацией. На Рис. 1 показана лестничная структура.

Рис. 1 — Резисторная сеть для ЦА преобразователя

Грубая лестница состоит из 2х лестниц с 16 резисторами большой площади сопротивлением 250 Ом, которые соединены последовательно, чтобы устранять отклонения сопротивления первого порядка. Грубая лестница определяет 16 точных ответвлённых напряжений, и она отвечает за интегральную линейность. Точная лестница из 1024 резисторов расположена в матрице 32 на 32, где каждое 64е ответвление соединено с ответвлением грубой лестницы. Эта механизм позволяет ответвлениям сопротивления точной лестницы увеличиться до 75 Ом без потери скорости. В случае неравенства лестниц, существуют только токи в соединениях между лестницами: это уменьшает эффект дисперсии контакта сопротивления. Плотность тока в поликремние поддерживается на постоянном уровне, чтобы избежать зависящей от поля нелинейности.

В структуре основной лестницы, состоящей из одной строки из 1024 резисторов, выходное полное сопротивление структуры меняется в зависимости от выбранной позиции по лестнице и, следовательно, от приложенного кода. Изменяющееся выходное полное сопротивление в комбинации с загрузкой ёмкости даёт неравное время зарядки выхода и, следовательно, искажение сигнала высокочастотных выходных сигналов. Этот источник изменения полного сопротивления устраняется посредством шины выходного сопротивления.

Второй источник изменения выходного сопротивления — переключение транзисторов. Обычно их напряжение на затворе в открытом состоянии равно положительному источнику питания; напряжение на истоке, однако, обусловлено месторасположением. При такой модели дополнительная лестница питания расположена на верхушке сигнальных лестниц, чтобы сохранять включенное напряжение ключей более постоянным. Включенное напряжение каждого переключателя транзистора делает равным включенному напряжению на основной лестнице ЦА структуры. Поэтому нет дополнительных ограничений питания. Для лёгкости реализации, переключатели вдоль каждой выходной шины имеют общую линию питания. Верхняя группа переключателей питается от источника питания, в то время как каждая нижняя группа переключателей питается напряжением, пониженным до 1/16 от максимального колебания сигнала.

Цифровой декодер

Ядро ЦАП образовано матрицей 32 на 32 точных резисторов. Переключатель и двухвходовый «И» затвор подключены к каждому точному резистору, образуя основную ячейку. 2 ряда из 32х ячеек в каждом расположены вокруг одного выхода, образуя одну из 16ти секций 10ти разрядного ЦАП. Во время работы одно из подключенных напряжений точной лестницы переключается на одну из 16ти выходных шин матрицы, а затем на вход буфера. Для того чтобы выбрать правильный переключатель, 10ти разрядное цифровое входящее слово разбивается на 2 5ти-разрядных слова, которые декодируются 2мя комплектами 5−32 декодеров. 5−32 декодирование происходит в 2 этапа: предекодер преобразует в десять строк, которые управляют 32 затворами «ИЛИ-НЕ» с тремя вводами, из которых активирован один затвор. Таким образом производится минимальная ёмкостная нагрузка, и достигается максимальная скорость. 2 декодера размещены на обоих сторонах матрицы. В матрице эти 1024 логических элемента «И» выполняют заключительное декодирование от 32 горизонтальных строк MSB и 32 вертикальных строк LSB. Из-за входного перехода кода, один переключатель соединит лестничную структуру с выходной шиной, в то время как другой переключатель разъединится. Эта схема минимизирует лестничный прыжок, вызванный переключателями, как часто наблюдается в схемах, где декодирование MSB объединено с выходной шиной мультиплексирования.

На Рисунке 2 представлена блок схема всего ЦА преобразователя.

Рис. 2 — Блок схема ЦА преобразователя

Проведенные моделирования

Для сокращения времени моделирования сделаем ЦАП четырёхразрядным. Таким образом, получим структуру с 16ю основными ячейками, четырьмя резисторами в грубой лестнице, и двумя в лестнице питания. Входящее четырёхразрядное слово будет разбиваться на 2 двухразрядных, который будут декодироваться четырьмя декодерами MSB и четырьмя декодерами LSB. Резисторная сеть представлена на Рисунке 3.

Рис. 3 — Резисторная сеть

Лестница питания понижает напряжение с Vdd (которое у нас равно 3В) до 1.5 В, которое уже подаётся на основную лестницу. Номиналы этих 2х резисторов будут по 100 Ом. Резисторы грубой лестницы будут иметь номиналы по 250 Ом. А резисторы точной (основной) лестницы — 75 Ом.

Рис. 4 — Структура основной ячейки

Основная ячейка состоит из элемента «и», который получает питание от лестницы питания, и н — канального транзистора. На входы «и» подаётся сигнал от MSB и LSB декодеров. Н — канальный транзистор будет замыкаться на общую шину.

Когда включается ячейка, на шине устанавливается потенциал этой ячейки, таким образом, на одной шине возможны 8 уровней квантования, а на 2х — 16.

телевизионный стандарт видео сигнал

Дешифратор

Таблица истинности для правильной работы дешифратора. Для MSB дешифратора

Таблица 1 Для LSB дешифратора, когда младший MSB бит равен 0:

Таблица 2 Для LSB дешифратора, когда младший MSB бит равен 1:

Таблица 3

Реализация MSB дешифратора в Cadence показана на рисунке 5.

Рис. 5 — Структура MSB дешифратора

Реализация LSB дешифратора в Cadence показана на рисунке 6.

Рис. 6 — Структура LSB дешифратора

Из таблицы истинности заметим, что при переходе из «0» в «1» младшего бита MSB, расположение выходов с дешифратора LSB меняется на зеркально противоположное.

Из-за этого будем менять расположение во 2й и 4й строчках основных ячеек на противоположное.

Рис. 7 — Выход с LSB дешифратора

Рис. 8 — Выход с MSB дешифратора

Рис. 9 — Тестовые сигналы

Выходные шины будут подсоединяться к коммутатору, состоящему из 2х н — канальных транзисторов, на затворы которых будут подаваться сигналы с выхода каждого MSB декодера. Причём верхний через «или» элемент будет выбирать, между двумя верхними выходами с декодера, а нижний — между нижними двумя. Т. е. в каждый момент времени активна только одна шина, а за активность шины отвечают выходы с декодера бит старших разрядов

На рисунке 9 показан график, с выхода коммутатора

Рис. 10 — Структура коммутатора

Рис. 11 — Выход с коммутатора

Маленькие всплески возникают из-за того, что одна ячейка перестает работать, а другая ещё не успевает включиться. Это всё легко должно отфильтровываться. А большой всплеск возникает когда одна шина уже не работает, а другая ещё не включилась: на шине больше элементов, больше задержка, как следствие этот всплеск из-за перекрестия бит.

Заключение

В ходе выполнения работы была собрана и промоделирована схема ЦАП на двойной лестничной структуре. Помимо этого была изучена работа дешифратора.

Исследуемый в статье ЦАП имеет низкую потребляемую мощность, минимальное количество переключений и хорошую дифференциальную линейность.

Список используемой литературы

1. Баринов В. В., Круглов Ю. В., Тимошенко А. Г. Телекоммуникационные системы на кристалле: Ч. 1. Основы схемотехники КМДП аналоговых ИМС: Уч. пособие. Под ред. В. В. Баринова. — М.: МИЭТ, 2007. — 236 с.

2. Баринов В. В., Круглов Ю. В.,. Телекоммуникационные системы на кристалле: Ч. 2. АЦП и ЦАП для систем цифровой связи: Уч. пособие. Под ред. В. В. Баринова. — М.: МИЭТ, 2008. — 164 с.

3. A 10-b 50-Mhz CMOS D/A Converter with 75-Щ Buffer", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.25, NO.6, DECEMBER 1990