Список используемых источников

• 1. Бибило П. Н., Основы языка VHDL: Учебное пособие — М.: Книжный дом «ЛИБРОКОМ», 2012. -300c.
• 2. Бибило П. Н., Романов В. И., Логическое проектирование дискретных устройств с использованием продукционно-фреймовой модели представления знаний — Минск: Беларус. наука, 2011. -240c.
• 3. Бойко В. И. Схемотехника электронных систем. Микропроцессоры и микроконтроллеры — С.Пб.: Б ХВ-Петербург, 2004. — 99c.
• 4. Калабеков Б. А., Мамзелев И. А. Цифровые устройства и микропроцессорные системыМ.: Радио и связь, 2008. — 400c.
• 5. Мышляева И. М., Цифровая схемотехника — М.: Издательский центр академия, 2005. — 400c.
• 6. Угрюмов Е. П., Проектирование элементов и узлов ЭВМС-Пб.: БХВ-Петербург, 1987. — 200c.
• 7. Проектирование цифровых схем на основе ПЛИС
• 8. VHDL — обучающий портал для студентов и разработчиков
• 9. Интернет-университет информационных технологий (ИНТУИТ.ру)

умножение двоичный процессор алгоритм.

Приложение A

Листинг умножителя.

moduleMultiplierUS // имя модуля.

(// входы/выходы (описание используемых сигналов).

output [15:0] c, // создать выход с, 16-разрядный.

outputready,.

input [7:0] a, // шина данных а, восьмиразрядная.

input [7:0] b, // шина данных b, восьми разрядная.

inputclk, // тактовый сигнал на входе.

inputstart // разрешающий вход.

);

reg [7:0] ar; // создать регистр с именем ar, 8-разрядный.

reg [16:0] cr; // создать регистр с именем cr, 17-разрядный.

reg [3:0] counter; // создать регистр с именем counter, 4-разрядный.

wire [16:0] new_cr; // семнадцатиразрядная шина данных выхода new_cr.

always @(posedgeclk) // анализ наличия сигнала.

begin // начало.

if (start) // условие нажатия кнопки.

//если=1.

begin // тогда.

ar = a; //с шины данных входа а, записать в регистр ar.

cr = {9'b000000000, b}; // сбросить регистр cr.

counter = 0; //сбросить регистр counter.

end.

else //иначе.

begin.

if (counter ≠ 4'b1001) //если counter не в положении 9dec или 1001.

begin // тогда.

cr = new_cr; //подключить регистр cr к шине new_cr.

counter = counter + 1; // сдвиг вправо.

// запись накопленной суммы в регистр результата cr со сдвигом вправо.

end.

end.

end.

assignnew_cr[16:8] = (cr[0]) ?({1'b0, cr[16:9]} + {1'b0, ar}):{1'b0, cr[16:9]};

// из шины new_cr 16:8 передать данные в регистрcr0 при условии если cr0=1 тогда a+b если же cr0=0 то b=0.

assignnew_cr[7:0] = cr[8:1];

//из шины new_cr [7:0] передать данные в регистр cr [8:1].

assignc = cr[15:0]; // подключить выход с к регистру cr [15:0].

endmodule// конец модуля.