Помощь в написании студенческих работ
Антистрессовый сервис

Методы анализа и испытаний логических устройств для обнаружения неисправностей типа «временная задержка» в системах железнодорожной автоматики

Диссертация: Методы анализа и испытаний логических устройств для обнаружения неисправностей типа «временная задержка» в системах железнодорожной автоматики
ДиссертацияПомощь в написанииУзнать стоимостьмоей работы

В последние годы на железнодорожном транспорте России происходит масштабное перевооружение хозяйства СЦБ современными системами и устройствами автоматики и телемеханики. Руководством ОАО «РЖД» и департамента СЦБ поставлена задача широкого внедрения на сети дорог микропроцессорных и компьютерных систем управления и контроля за движением поездов. Такого рода устройства позволят повысить пропускную… Читать ещё >

Методы анализа и испытаний логических устройств для обнаружения неисправностей типа «временная задержка» в системах железнодорожной автоматики (реферат, курсовая, диплом, контрольная)

Содержание

  • Список используемых сокращений
  • 1. Современные методы анализа и испытаний СЖАТ
    • 1. 1. Задачи анализа и испытаний СЖАТ
    • 1. 2. Характеристика временных свойств современной микроэлектронной аппаратуры
    • 1. 3. Сертификационные испытания СЖАТ
    • 1. 4. Выводы
  • 2. Методы обнаружения временных задержек
    • 2. 1. Модели временных задержек в логических схемах
    • 2. 2. Виды тестов временных задержек
    • 2. 3. Способы тестирования и обнаружения временных задержек
    • 2. 4. Выводы и постановка задачи диссертации
  • 3. Матричные методы анализа неисправностей типа «временная задержка»
    • 3. 1. Матричные модели логических схем
    • 3. 2. Алгоритмы преобразования МО
    • 3. 3. Алгоритмы построения сокращенной ЭНФ для соседних тестов
      • 3. 3. 1. Правила подстановки значений в ТМО
      • 3. 3. 2. Вычисление сокращенной ЭНФ по ТМО
    • 3. 4. Теоремы анализа сокращенных ЭНФ
    • 3. 5. Теоремы анализа сокращенных ЭНФ для несоседних тестов
    • 3. 6. Анализ несоседних тестов
    • 3. 7. Выводы
  • 4. Исследование отношений между временными задержками и отказами в контактных схемах 106 4.1. Алгебраический метод вычисления тестов для временных задержек
    • 4. 2. Вычисление тестов для временных задержек через тесты для контактных схем
    • 4. 3. Тесты временных задержек для особенных классов схем
      • 4. 3. 1. Бесповторные схемы
      • 4. 3. 2. Монотонные схемы
      • 4. 3. 3. Линейные схемы
    • 4. 4. Метод определения тестируемости временных задержек в комбинационной схеме
    • 4. 5. Выводы
  • 5. Методика испытаний аппаратуры СЖАТ для временных задержек
    • 5. 1. Методы контроля и измерения параметров электронной аппаратуры СЖАТ
    • 5. 2. Способы введения временных задержек в модель логической схемы
    • 5. 3. Моделирование схем, преобразованных в эквивалентное дерево
    • 5. 4. Моделирование задержек в триггерных схемах
    • 5. 5. Моделирование узлов АБ-ЧКЕ
    • 5. 6. Выводы
  • Заключение
  • Список литературы
  • Приложение А. Этапы трансформирования МО по алгоритму 3
  • Приложение Б. Результаты трансформирования МО
  • Приложение В. Моделирование временных задержек в комбинационной схеме

В последние годы на железнодорожном транспорте России происходит масштабное перевооружение хозяйства СЦБ современными системами и устройствами автоматики и телемеханики. Руководством ОАО «РЖД» и департамента СЦБ поставлена задача широкого внедрения на сети дорог микропроцессорных и компьютерных систем управления и контроля за движением поездов. Такого рода устройства позволят повысить пропускную способность различных устройств железнодорожного транспорта, оптимизировать процесс технического обслуживания устройств, снизить затраты на капитальное строительство и эксплуатационные расходы.

Стремительное развитие микропроцессорных и компьютерных систем железнодорожной автоматики и телемеханики обусловлено достижениями отечественных инженеров-создателей таких систем, базирующимися на успехах современной микроэлектроники — бурно развивающейся отрасли мировой науки и техники.

Подмечено, что для нормального развития отрасли полупроводниковых устройств количество логических функций на микросхеме удваивается каждые 1,5.2 года. При этом скорость обработки электрических сигналов удваивается каждые 1,5. .2 года.

Современные микросхемы содержат более 108 транзисторов в кристалле и, по оценкам специалистов, это число в ближайшее время увеличится в 10 раз. Уже появились процессоры с тактовой частотой 4,4 ГГц. В ближайшей перспективе появление процессоров с тактовой частотой 10 ГГц. Дальнейшее увеличение тактовой частоты связано с проблемами внутренних соединений: скорость распространения логического сигнала через элементы становится соизмеримой со скоростью распространения по линиям связи.

Таким образом, дальнейшее развитие современной микроэлектроники характеризуется:

— постоянным увеличением тактовой частоты работы устройств — числом выполняемых элементарных операций за единицу времени;

— постоянным уменьшением размеров отдельных элементов.

Все это порождает зависимость нормальной работы устройств от скорости распространения сигналов между отдельными элементами или частями схем.

С увеличением быстродействия схем и тактовой частоты их работы становится более вероятным влияние временных отклонений на правильную работу аппаратуры. Наряду с константными неисправностями в микроэлектронных логических схемах могут возникать неисправности типа «временная задержка» (ВЗ) распространения логического сигнала, обнаружение которых является важной областью в тестировании микроэлектронных схем. Особенностью ВЗ по сравнению с другими видами отказов является то, что они не нарушают логическую структуру схемы и в то же время приводят к ошибочным результатам вычислений.

Как и в случае «традиционных» отказов такие ошибочные результаты вычислений могут приводить к нарушениям нормальной работы отдельных устройств или систем в целом, и, как следствие, к задержкам в графике движения поездов, уменьшению пропускной способности, сбоям в технологическом процессе работы железнодорожного транспорта. В отдельных случаях нарушения работы устройств автоматики могут приводить к опасным отказам.

Отсюда следует необходимость диагностики отказов типа ВЗ. Тестирование ВЗ в логических схемах — новая развивающаяся отрасль технической диагностики. В настоящий момент остаются нерешенными многие аспекты как в теории тестирования ВЗ, так и практического применения теоретических результатов. Развитие интегральной схемотехники ставит в этой области новые задачи. Поэтому актуальными являются исследования новых направлений и методов обнаружения ВЗ, синтеза легкотестируемых схем. Важным является получение доказательств общих тестирующих свойств различных видов тестов.

Анализ логических схем с точки зрения временных нарушений является также важным элементом тестирования и сертификационных испытаний схем железнодорожной автоматики, поскольку ВЗ в работе аппаратуры могут приводить к искажениям вычислительных и логических процедур с нарушением безопасности.

Решение обозначенных проблем позволит создавать и производить устройства и системы железнодорожной автоматики, защищенные от опасного воздействия неисправностей типа ВЗ, что, в свою очередь, должно плодотворно сказаться на их безопасности и безотказности.

5.6 Выводы.

1. Предложен способ введения временных задержек в логические устройства при их машинном моделировании.

2. Показано, что при моделировании ВЗ путей целесообразно осуществлять преобразование комбинационной схемы в эквивалентное дерево.

3. Моделирование самопроверяемых парафазных триггерных устройств показало их способность обнаруживать не только константные неисправности, но и отказы типа ВЗ.

4. Моделирование отдельных узлов аппаратуры автоблокировки АБ-ЧКЕ подтвердило их защищенность от отказов типа ВЗ.

ВхсКС.

WR RG.

RS RG.

Q DDI.2 1.

EL.l.

ВхсКС.

WR RG.

RSRG.

SDD1.1.

CDD1.1.

CDD1.2.

JDD1.2 ¦ К DDI.2 1.

1 П П E.

1 >' Г.

• Ч.

ВхсКС.

WRRG.

RSRG.

SDD1.1.

— С DD1.1.

— о Ю.

С DDI.2.

J DDI.2 К DDI.2.

QDD1.2.

И=2ГТ.

К-sH Л.

1 п п 1.

Г.

Заключение

.

По результатам проведенных в диссертации исследований можно сделать следующие основные выводы.

1. Современное развитие СЖАТ характеризуется широким использованием для их построения микроэлектронной элементной базы.

2. При тестовых и сертификационных испытаниях микроэлектронных систем становится актуальным учет влияний на их работу неисправностей типа ВЗ.

3. Актуальной является разработка новых методов анализа и тестирования ВЗ. Разработаны методы анализа и тестирования ВЗ с использованием матрицы отношений.

4. Предложены алгоритмы преобразования матрицы отношений и алгоритмы построения сокращенной ЭНФ для заданного теста.

5. Доказана полная группа теорем анализа сокращенных ЭНФ, которые определяют необходимые и достаточные условия тестируемости ВЗ.

6. Разработан алгебраический метод вычисления тестов ВЗ.

7. Установлена связь между тестами ВЗ и проверяющими функциями неисправностей контактов в эквивалентных схемах.

8. Определены свойства тестируемости ВЗ для особых классов схем, широко используемых на практике (бесповторных, монотонных, линейных).

9. Предложен метод определения нетестируемых путей, который позволяет упростить процедуру построения теста схемы.

10. Разработана методика испытаний логических устройств для неисправностей типа ВЗ при их машинном моделировании.

11. Выполнено моделирование неисправностей ВЗ отдельных узлов аппаратуры системы автоблокировки АБ-ЧКЕ в рамках проведения сертификационных работ.

Показать весь текст

Список литературы

  1. : Направления развития полупроводниковых технологий. Алан А., Эденфелд Д., Джойнер У., Канг Э., Роджерс М., Зориан Й. // Открытые системы, № 4,2002. С. 16 26.
  2. Дж. Р. Моделирование цифровых систем на языке VHDL: Пер. с англ. / М.: Мир, 1992.- 175 с.
  3. JI. И. Исследование возможности применения интегральных микросхем в устройствах железнодорожной автоматики и телемеханики. / Дисс. на соискание ученой степени канд. техн. наук. Л.: 1975.
  4. А. Н., Бубенников А. А. Тенденции развития конкурентоспособных кремниевых КМОП-, биполярных и БИКМОП-СБИС ч.1 // Зарубежная радиоэлектроника, 1993, № 1, С. 3−18.
  5. А. Н., Бубенников А. А. Тенденции развития конкурентоспособных кремниевых КМОП-, биполярных и БИКМОП-СБИС ч.2 // Зарубежная радиоэлектроника, 1994, № 2, С. 7−33.
  6. А. Н., Бубенников А. А. Технологические проблемы создания субмикронных нейрочипов и нейросистем на пластинах // Инженерное образование, № 10, 2004, С.
  7. А. Н., Бубенников А. А., Соловьев А. А. Основы и особенности гибких ультрачистых производств субмикронных УБИС с индивидуальной обработкой пластин // Зарубежная радиоэлектроника, 1996, № 6. С. 43−55.
  8. М. Н., Культин В. Б., Расстегаев С. Н. Электронное моделирование при помощи пакета программ Electronics Workbench: Учебное пособие СПб.: ПГУПС, 2003. — 50 с.
  9. М. Н., Культин В. Б., Соколов М. Б. Анализ переходных процессов в электромагнитном реле // Вестник Петербургского государственного университета путей сообщения. СПб.: ПГУПС МПС России, 2004. -Вып. 2, с. 110−113.
  10. М. Н., Прокофьев А. А., Сапожников В. В., Сапожников Вл. В. Алгоритм построения эквивалентной нормальной формы. Автоматика и телемеханика, 1976. № 10. с. 168−173.
  11. Д. В. Методика определения норм надежности микропроцессорных систем автоматики и телемеханики // Микропроцессорные системы на железнодорожном транспорте. Сб. науч. тр. ЛИИЖТ. Л., 1991, с. 15−19.
  12. Р. С., Чипулис В. П. Техническая диагностика цифровых устройств. М.: Энергия, 1976. 224 с.
  13. ГОСТ 18 683.0−83. Микросхемы интегральные цифровые. Общие требования при измерении электрических параметров.
  14. ГОСТ 18 683.1−83. Микросхемы интегральные цифровые. Методы измерения статических электрических параметров.
  15. ГОСТ 18 683.2−83. Микросхемы интегральные цифровые. Методы измерения динамических электрических параметров.
  16. ГОСТ 19 480–89. Микросхемы интегральные. Термины, определения и буквенные обозначения электрических параметров.
  17. ГОСТ 28 198–89. Основные методы испытаний на воздействие внешних факторов. Часть 1. Общие положения и руководство.
  18. ГОСТ Р 50 656−2001. Совместимость технических средств электромагнитная. Технические средства железнодорожной автоматики и телемеханики. Требования и методы испытаний.
  19. ГОСТ Р 51 317.2.5−2000. Совместимость технических средств электромагнитная. Электромагнитная обстановка. Классификация электромагнитных помех в местах размещения технических средств.
  20. ГОСТ Р 51 317.4.1−2000. Совместимость технических средств электромагнитная. Испытания на помехоустойчивость. Виды испытаний.
  21. О. К. Помехоустойчивость методов передачи информации в телемеханических устройствах электрической централизации. Автореф. дисс. на соискание ученой степени канд. техн. наук. JL: ЛИИЖТ, 1970. 24 с.
  22. А. Д. Алгоритмы синтеза дискретных автоматов. М.: Наука, 1971.-512 с.
  23. Инструкция по движению поездов и маневровой работе на железных дорогах Российской Федерации (ЦЩ206). М.: РСО «Техинформ», 1999. — 279 с.
  24. Инструкция по сигнализации на железных дорогах Российской Федерации (ЦРБ/757). М.: ЦВНТТ «Транспорт», 2000. — 128 с.
  25. В. А., Лыков А. А., Никитин А. Б. Основы проектирования электрической централизации промежуточных станций: Учеб. пособие для вузов ж.-д. трансп. / Под ред. В. А. Кононова М.: УМК МПС России, 2002 -316с.
  26. В. А. Минимизация логических функций модифицированным методом Квайна Мак-Класки: методические указания. — СПб.: ПИИТ, 1992, Юс.
  27. А. И. К вопросу оценки надежности систем, обеспечивающих безопасность движения поездов. Труды ЛИИЖТа, «Железнодорожные системы автоматики и телемеханики с применением бесконтактных элементов», вып. 312, 1970, С. 223−231.
  28. А. И. Методика выбора критериев надежности элементов систем железнодорожной автоматики и телемеханики. Труды ЛИИЖТа, «Железнодорожные системы автоматики и телемеханики с применением бесконтактных элементов», вып. 312, 1970, С. 232−255.
  29. А. М. Защита устройств железнодорожной автоматики и телемеханики от помех. 2-е изд., стереотип. — М.: Транспорт, 1997. — 192 с.
  30. Г. В., Погребной Ю. Л. Методика разработки КМОП БИС с малыми логическими перепадами // Зарубежная радиоэлектроника. Успехи современной радиоэлектроники, № 7, 2002. С. 25 35.
  31. А. Л. Схемы включения исполнительных элементов в электронной централизации. Труды ЛИИЖТа, «Новые элементы и системы железнодорожной автоматики и телемеханики», вып. 367, 1973, С. 89−94.
  32. А. А. О вычислении тестов для временных задержек // Разработка и эксплуатация новых устройств и систем железнодорожной автоматики и телемеханики / Сборник научных докладов. Под ред. проф. Вл. В. Сапож-никова, ПГУПС, 2004. -с. 14−16.
  33. Методы построения безопасных микроэлектронных систем железнодорожной автоматики / В. В. Сапожников, Вл. В. Сапожников, X. А. Христов, Д. В. Гавзов- Под ред. Вл. В. Сапожникова. М.: Транспорт. 1995.-272 с.
  34. Н. В. Об оценке надежности устройств железнодорожной автоматики и телемеханики. Труды ЛИИЖТа, «Железнодорожные системы автоматики и телемеханики с применением бесконтактных элементов», вып. 314, 1970, С. 13−19.
  35. Нормы технологического проектирования устройств автоматики и телемеханики на федеральном железнодорожном транспорте (НТП СЦБ/МПС-99). СПб: ГУП Гипротранссигналсвязь, 1999. 76 с.
  36. М. В. Самопроверяемые дискретные устройства железнодорожной автоматики и телемеханики. Синтез, моделирование, применение. / Дисс. на соискание ученой степени канд. техн. наук. Л.: 1990.
  37. Основы технической диагностики. В 2-х книгах. Кн. I. Модели объектов, методы и алгоритмы диагноза. / В. В. Карибский, П. П. Пархоменко, Е. С. Согомонян, В. Ф. Халчев- Под ред. П. П. Пархоменко. М.: Энергия, 1976. 464 с.
  38. ОСТ 32.146−2000. Аппаратура железнодорожной автоматики, телемеханики и связи. Общие технические условия. М.: ВНИИАС МПС России, 2000, 162 с.
  39. ОСТ 32.17−92. Основные понятия. Термины и определения. СПб.: ПИИТ, 1992.-33 с.
  40. Дж., Хэнли Л., Холл Е. Надежность интегральных схем, применяемых в системах. / Микроэлектроника и большие системы. М.: Мир, 1967, С. 91−118.
  41. А. С., Дрейман О. К. О применении струйных элементов в устройствах железнодорожной автоматики. Труды ЛИИЖТа, вып. 256, 1967, С. 24−29.
  42. А. С., Сапожников В. В., Культин В. Б. Применение тиристоров в бесконтактном маршрутном наборе. Труды ЛИИЖТа, «Железнодорожные системы автоматики и телемеханики с применением бесконтактных элементов», вып. 314, 1970, С. 3−13.
  43. Полупроводниковые приборы: Диоды, тиристоры, оптоэлектронные приборы. Справочник / А. В. Баюков, А. Б. Гитцевич, А. А. Зайцев и др.- Под общ. ред. Н. Н. Горюнова. М.: Энергоиздат, 1982. — 744 с.
  44. Правила технической эксплуатации железных дорог Российской Федерации (ЦРБ/756). М.: РСО «Техинформ», 2000. — 192 с.
  45. РД 32 ЦШ 115 842.01−93. Безопасность железнодорожной автоматики и телемеханики. Методы испытаний на безопасность. СПб.: ПГУПС, 1993, 9 с.
  46. РД 32 ЦШ 115 842.05−95. Безопасность железнодорожной автоматики и телемеханики. Общие требования к программам и методикам испытаний на электромагнитную совместимость в отношении показателей безопасности. СПб.: ПГУПС, 1995, 14 с.
  47. В. В. Об отношениях между неисправностями в комбинационных логических схемах // Автоматика и телемеханика, 1978. № I.e. 167 171.
  48. В. В., Кравцов Ю. А., Сапожников Вл. В. Теория дискретных устройств железнодорожной автоматики, телемеханики и связи: учеб. для вузов ж. д. трансп./ Под ред. В. В. Сапожникова, 2-е изд., перераб. и доп. -М.: УМК МПС России, 2001.-312 с.
  49. В. В., Сапожников Вл. В, Шаманов В. И. Надежность систем железнодорожной автоматики, телемеханики и связи: Учебное пособие для вузов ж. д. трансп./ Под ред. Вл. В. Сапожникова. М.: Маршрут, 2003. -263 с.
  50. В. В., Сапожников Вл. В. Основы технической диагностики: Учебное пособие для студентов вузов ж. д. транспорта. М.: Маршрут, 2004. -318с.
  51. В. В., Сапожников Вл. В. Самопроверяемые дискретные устройства. СПб: Энергоатомиздат, Санкт-Петербургское отд-ние, 1992. 224 с.
  52. В. В., Сапожников Вл. В., Лыков А. А. Теоремы анализа для обнаружения неисправностей типа «временная задержка» // Электронное моделирование / Международный научно-теоретический журнал № 3, Киев, том 26, 2004. -с. 83−93.
  53. В. В., Сапожников Вл. В., Шумаков В. М. О контроле контактных схем. Автоматика и телемеханика, 1978. № 1. с. 175−182.
  54. Вл. В. Разработка методов технической диагностики и методов синтеза контролепригодных дискретных систем железнодорожной автоматики и телемеханики. Дисс. на соискание ученой степени докт. техн. наук. Л.: 1983.
  55. Вл. В. Контроль линейных комбинационных схем. Кибернетика, 1979, № 3, с.44−47.
  56. Сертификация и доказательство безопасности систем железнодорожной автоматики / В. В. Сапожников, Вл. В. Сапожников, В. И. Талалаев и др.- Под ред. Вл. В. Сапожникова. М.: Транспорт, 1997. — 288 с.
  57. В. И. Реле железнодорожной автоматики и телемеханики. М.: НПФ «ПЛАНЕТА», 2002 — 696 с.
  58. А. С. Анализ работы схем маршрутного накопителя на элементах струйной техники. Труды ЛИИЖТа, «Железнодорожные системы автоматики и телемеханики с применением бесконтактных элементов», вып. 314, 1970, С. 125−134.
  59. Тестовое диагностирование логических структур / В. А. Пелипейко, И. А. Анучин, В. К. Жуляков, В. О. Плокс, Я. П. Круминь- Под ред. В. А. Пелипейко Рига: Зинатне, 1986. — 262 с.
  60. Техническая эксплуатация устройств и систем железнодорожной автоматики и телемеханики: Учеб. пособие для вузов ж.-д. трансп. / Вл. В. Сапожников, Л. И. Борисенко, А. А. Прокофьев, А. И. Каменев- Под ред. Вл. В. Сапожникова. М.: Маршрут, 2003. — 336 с.
  61. Транзисторы для аппаратуры широкого применения. Справочник / Под. ред. Б. JI. Перельмана. М.: Радио и связь, 1981. — 656 с.
  62. Указания по применению светофорной сигнализации на железных дорогах (РУ-30−80). СПб: ГУП Гипротранссигналсвязь, 1981.
  63. Указания по применению светофорной сигнализации на железных дорогах (Дополнения к РУ-30−80). СПб: ГУП Гипротранссигналсвязь, 1994.
  64. Н. 3., Федотов А. Е. Особенности расчета надежности систем железнодорожной автоматики и телемеханики. Труды ЛИИЖТа, «Новые элементы и системы железнодорожной автоматики и телемеханики», вып. 391, 1976, С. 17−23.
  65. Электронные устройства железнодорожной автоматики, телемеханики и связи: Учебник для вузов ж.-д. трансп. / И. Е. Дмитренко, В. В. Дубровский, Н. В. Лаврентьев, А. В. Шилейко- Под ред. А. В. Шилейко. М.: Транспорт, 1989. 327 с.
  66. Элемент памяти на периодических наноразмерных Si/CaF2 структурах Бе-рашевич Ю. А., Королев А. В., Данилюк А. Л., Борисенко В. Е. ЖТФ, 2003, том 73, выпуск 1 С. 67.
  67. С. В., Гаврилов Г. П., Кудрявцев В. Б. Функции алгебры логики и классы Поста. М.: Наука, 1966. 120 с.
  68. A 4-GHz 300-mW 64-bit Integer Execution ALU With Dual Supply Voltages in 90-nm CMOS. Mathew S. K., Anders M. A., Bloechel В., Nguyen Т., Krishna-murthy R. K., Borkar S. // IEEE Journal of Solid-State Circuits, Vol. 40, № 1, 2005, P. 44−51.
  69. A 64-bit Microprocessor in 130-nm and 90-nm Technologies With Power Management Features. Rohrer N. J., Lichtenau C., Sandon P. A., Kartschoke P.,
  70. E., Canada M. G., Pfluger Т., Ringler M. I., Hilgendorf R. В., Geissler S., Zimmerman J. S. // IEEE Journal of Solid-State Circuits, Vol. 40, № 1, 2005, P. 19−27.
  71. A multiconductor transmission line methodology for global on-chip interconnect modeling and analysis. Elfadel I. M., Deutsch A., Smith H. H., Rubin, B. J., Kopcsay G. V. // IEEE Transactions on Advanced Packaging, Vol. 27, № 1, 2004, P. 71−78.
  72. Armstrong D. B. On Finding a Nearly Minimal Set of Fault Detection Tests for Combinational Logic Nets // IEEE Transactions Electronic Computers, 1966, vol. EC-15, № l.-P. 66−73.
  73. Bellos M., Kalligeros E., Nikolos D., Vergos H. T. On-Line Path Delay Faults of Omega MINs // 5th IEEE International On-Line Testing Workshop. Rhodes, Greece. July 5−7, 1999 P. 133−137.
  74. Betancourt R. Derivation of minimum test sets for unite logical circuits // IEEE Trans, on Comput., 1971, vol. C-20, № 11, P. 1264−1269.
  75. Crepaux-Motte S., Jacomino M., David R. An Algebraic Method for Delay Fault Testing // Proc. 14th IEEE VLSI Test Symposium. USA. Princeton. 1996. P. 308 -315.
  76. Devadas S., Keutzer K. Validatable Nonrobust Delay-Fault Testable Circuits Via Logic Synthesis // IEEE Trans, on CAD, Vol. 12, December 1992. P. 15 591 573.
  77. Dufaza С., Bessiere S., Lambelin N. Digital Oscillation BIST: Test of Path Delay Fault with a Unique Clock Period // 5th IEEE International On-Line Testing Workshop, Rhodes, Greece, July 1999. P. 128−132.
  78. Girard P., Landrault C., Moreda V., Pravossoudovitch S., Virazel A. A BIST Structure to Test Delay Faults in a Scan Environment // Seventh Asian Test Symposium (ATS-98). Singapore, December 2−4 1998. P 435−439.
  79. С. Т., Mercer M. R. A Deterministic Approach to Adjacency Testing for Delay Faults//Proc. of26thDAC. 1989. P. 351−356.
  80. Hofstee H. Future microprocessors and off-chip SOP interconnect. P. // IEEE Transactions on Advanced Packaging, Vol. 27, № 2, 2004, P. 301 303.
  81. Hsu Y-Ch., Gupta S. K. A New Path-Oriented Effect-Cause Metodology to Diagnose Delay Failures // Proc. International Test Conference. Washington, D. C. USA. October 18−23, 1998. P. 758−767.
  82. Keim M., Polian I., Hengster H., Becker B. A Scalable BIST Arcitecture for Delay Faults // IEEE European Test Workshop, Constance, Germany. May, 1999.
  83. Kim H., Hayes J. P. Delay Fault Testing of IP-Based Design Via Symbolic Path Modeling // Proc. International Test Conference. Atlantic City. USA. 1999. P. 1045−1054.
  84. Kim H., Hayes J. P. On-Line Delay Testing of IP-Based Systems Via Selectively Transparent Scan // 5th IEEE International On-Line Testing Workshop. Rhodes, Greece. July 5−7, 1999 P. 138−142.
  85. Li Zh., Min Y. A New Low-cost Method for Identifying Untestable Path Delay Faults // Seventh Asian Test Symposium (ATS-98). Singapore, December 2−4 1998. P. 76−81.
  86. Majumder S., Agrawal V. D., Bushnel M. L. On Delay-Untestable Paths and Stuck-Fault Redundancy // 16th IEEE VLSI Test Symposium, Monterey, California, April 1998. P. 194−199.
  87. Natarajan S., Gupta S. K., Breuer M. A. Switch-level Delay Test // Proc. International Test Conference. Atlantic City, USA, 1999. P. 171−180.
  88. Parodi C. G., Agrawal V. D., Bushnell M. L., Wu S. A Non-Enumerative Path Delay Fault Simulator for Sequential Circuits // Proc. International Test Conference, Washington, D. C., USA. October, 1998. P. 934−943.
  89. Pomeranz I., Reddy S. M. A Flexible Path Selection Procedure for Path Delay Fault Testing // Proc. 17th IEEE VLSI Test Symposium, Dana Point, California, April 1999. P. 152−159.
  90. Pramanick A. K., Reddy S. M. On the Design of Path Delay Fault Testable Combinational Circuits // Proc. 20th Fault Tolerant Computing Symp., June 1990. P. 374−381.
  91. Savir J. Developments in Delay Testing // Proc. IEEE VLSI Symposium «Design, Test and Application: ASICs and Systems-on-a-Chip», USA. 1992. P. 247 -253.
  92. Sparmann U., Reddy S. M. Universal Delay Test Sets for Unate Gate Networks // 7. Workshop. Testmethoden und Zuverlassigkeit von Schaltungen und Syste-men. Hannover, 1995. P. 1−4.
  93. Asian Test Symposium (ATS-98) Singapore, December 2−4 1998. P. 108 -112.
  94. Tani S., Teramoto F., Fukazawa Т., Matsuhiro K. Efficient Path Selection for Delay Testing Based on Paths Clustering // Journal of Electronic Testing Vol. 15, No Уг August/October 1999. P. 75−85.
  95. Zorian Y. Testing the Monster Chip. // IEEE Spectrum, July 1999, P. 54 60.
  96. Этапы трансформирования МО по алгоритму 3.1
Заполнить форму текущей работой

Сессия? Спокойно!