Структура микросхем. 
Электроника и схемотехника

Обобщенная структурная схема FLEX10K представлена на рис. 12.26. Ее основными частями являются:

• • глобальная матрица соединений, состоящая из строк и столбцов. Она имеет непрерывную структуру (не разделена ключами) по строкам и столбцам, что обеспечивает минимальные задержки сигналов;
• • логические блоки, каждый из которых содержит локальную матрицу соединений и восемь логических элементов;
• • встроенные блоки памяти, расположенные посередине каждой строки. Впервые такая встроенная память появилась в семействе FLEXX0K. До этого пользовались ресурсами памяти табличных преобразователей, входящих в состав логических элементов;
• • элементы ввода/вывода, расположенные по периметру матрицы.

Рис. 12.26. Структура микросхемы FLEX10K

Встроенный блок памяти (embedded array blocks — ЕАВ). Блок памяти (рис. 12.27) представляет собой оперативное запоминающее устройство, содержащее:

• • локальную матрицу соединений;
• • модуль памяти ОЗУ/ПЗУ;
• • синхронные буферные регистры;
• • программируемые мультиплексоры 1—12.

Сигналы на вход локальной матрицы соединений блока памяти поступают со строки глобальной матрицы соединений, а также с выходов логических элементов. Тактовые и управляющие сигналы поступают с глобальной шины управляющих сигналов. Мультиплексоры 4, 7 позволяют запрограммировать ввод/вывод данных — непосредственный или с выходов триггеров 1, 4. Выход модуля памяти может быть коммутирован как на строку, так и на столбец глобальной матрицы соединений (мультиплексоры 8, 12). Адресный код и сигнал записи могут быть поданы на соответствующие входы модуля памяти непосредственно с локальной матрицы соединений или с выходов триггеров. Синхронизация триггеров осуществляется с помощью мультиплексоров 2, 3.

Наличие синхронных буферных регистров и программируемых мультиплексоров позволяет конфигурировать встроенный блок памяти как запоминающее устройство с организацией 256 X 8,512 X 4, 1024×2 или 2048×1 емкостью 2048 бит.

Рис. 12.27. Схема встроенного блока памяти.

Возможности блока не ограничиваются функцией памяти. Блок может быть использован в качестве функционального преобразователя табличного типа для построения таких сложных устройств, как умножители, АЛУ, сумматоры и др. Например, в одном блоке можно реализовать умножитель двоичных чисел 4X4, способный работать на частотах до 50 МГц. Обычный способ построения такого же умножителя требует восьми логических блоков, при этом максимальная рабочая частота составляет около 20 МГц [83].

Логический блок. Структура логического блока интегральной схемы FLEXI0K приведена на рис. 12.28. В его состав входят:

• • локальная матрица соединений;
• • восемь логических элементов;
• • три программируемых мультиплексора 1—3.

Сигналы на входы локальной матрицы соединений поступают как со строки глобальной матрицы соединений, так и с выходов каждого из восьми логических элементов, входящих в состав логического блока. Входные сигналы на логические элементы подаются с локальной матрицы соединений, выходные сигналы через мультиплексоры 2, 3 могут быть выведены на строку или столбец глобальной матрицы соединений.

Логический элемент (рис. 12.29) содержит [77, 83]:

• 4-входовый табличный преобразователь типа LUT (память емкостью 16 бит);

Рис. 12.28. Схема логического блока РЬЕХЮК.

• • схему переноса и схему каскадирования;
• • программируемый триггер и схему сброса/установки триггера;
• • программируемые мультиплексоры 1—5.

Синхронный триггер может функционировать как ?)-, Г-, /?5- и у/С-триггер. Триггер может быть использован совместно с комбинационной частью или как самостоятельный элемент. В последнем.

Рис. 12.29. Схема логического элемента РЬЕХК.

случае на его вход через мультиплексор 2 следует подавать сигнал с входа D_r Для тактирования триггера можно использовать любой из двух входов Вх₃ или Вх^. В схеме установки/сброса имеются программируемые мультиплексоры, с помощью которых можно задать одну из шести операций. Это в разных вариантах асинхронные операции сброса, установки или загрузки. Схема установки/сброса имеет четыре входа для подачи двух локальных управляющих сигнала (Вх, Вх₂), сигнала общего сброса микросхемы и входной переменной D₃.

Логические элементы микросхем FLEXX0K могут быть сконфигурированы как дешифраторы, сумматоры, вычитатели, компараторы, счетчики и другие цифровые устройства. Для расширения функциональных возможностей в логические элементы FLEXiOK введены три дополнительных мультиплексора 2, 3, 5. При этом мультиплексор 3 позволяет управлять входом ENA триггера с помощью сигнала, поступающего на вход данных D_v а мультиплексор 2 — записать в триггер результаты выполняемой логическим элементом операции или сигнала, поступающего на вход данных Д,. Дополнительный мультиплексор 5 совместно с мультиплексором 4 дает возможность снимать сигналы с комбинационной части логического элемента или с выхода триггера и передавать их в глобальную и локальную программируемые матрицы.

Элемент ввода/вывода предназначен для соединения канала строки или столбца глобальной матрицы соединений с выводом (контактной площадкой) микросхемы. Схема элемента приведена на рис. 12.30. Элемент ввода/вывода позволяет осуществить вводвывод бита данных с различными скоростями, временное хранение данных, эмуляцию выхода с открытым коллектором. В элементе используются два триггера для хранения вводимых и выводимых данных и триггер для хранения сигналов управления буфером вывода. Ввод бита данных в глобальную матрицу соединений осуществляется через мультиплексор 11, при этом сигнал вводится непосредственно с контактной площадки или снимается с выхода триггера.

Для вывода бита данных из глобальной матрицы соединений используются мультиплексоры 12, 13, триггер и управляемый буфер. Данные можно вывести непосредственно или через триггер. Остальные мультиплексоры обеспечивают управление триггерами и буфером. Все связи, которые можно установить с их помощью, изображены на рис. 12.30.