Последовательно-параллельный регистр. 
Информатика

На рис. 13.17 изображена схема 3-разрядного последовательно-параллельного регистра (а) и временные диаграммы (б). Регистр содержит:

Рис. 13.17. Схема 3-разрядного последовательнопараллельного регистра на JK-триггерах (а) и временные диаграммы (б), поясняющие принцип его работы.

• • три JK-триггера с асинхронными R- и S-входами, используемыми для сброса триггеров регистра. Прямой и инверсный выходы первого и второго триггеров подключены к J- и K-входам второго и третьего триггеров. Запись осуществляется по срезу синхроимпульсов C1, подаваемых на С-вход триггеров;
• • три логических элемента 2И, предназначенных для считывания информации из регистра. Один их входов каждого логического элемента подключен к прямому выходу триггера, другой вход — к источнику сигналов считывания C2;
• • инвертор, используемый для построения D-триггера на первому JK-триггере;
• • четыре источника сигналов, из которых D01 и D02 используются для записи и считывания данных, D03 — для формирования сигнала R = 0 сброса регистра, D04 — в качестве данных X.

В исходном состоянии на триггеры подан сигнал сброса R = 0, Cl = C2 = 0, сигналы на выходах триггеров и регистра равны 0.

На 1-м, 2-м и 3-м тактах по срезу синхроимпульсов C1 в триггеры записываются входные данные Q2Q1Q0 = 101, поступающие со стороны входа X. На 4-м такте (при C1 = C2 = 0) состояние регистра соответствует режиму хранения. На 5-м такте подается строб чтения C2 = 1 и данные появляются на выходе регистра: Y2Y1Y0 = 101. По окончании строба (6-й такт) выходные сигналы регистра принимают значения, равные нулю.