CPLD-технология. 
Методика проектирования ПЛИС в САПР Active-HDL

Архитектура ИМС типа CPLD (Complex Programmable Logic Device — комплексное программируемое логическое устройство) представлена на рис. 1.3 (для примера взята архитектура популярной серии микросхем ХС9500).

ИМС ХС9500 имеет три группы выводов:

• 1) выводы JTAGпорта (стандарт IEEE Std. 1149.1) для программирования и периферийного сканирования ИМС;
• 2) порта ввода/вывода (И/О);
• 3) управляющие выводы: тактовый сигнал GCK, установки/сброса GSR, управление третьим состоянием GTS.

Блоки ввода/вывода обеспечивают буферизацию всех входов и выходов ИМС. Каждый функциональный блок (ФБ) содержит 18 макроячеек (МК) со структурой «36 входов — 1 выход» и позволяет формировать 18 логических функций для любой комбинации с 36 переменными. Матрица переключений (МП) обеспечивает подачу любых входных сигналов и выходных сигналов ФБ на входы других ФБ, а также подачу исходных сигналов ФБ на блоки ввода/вывода.

Основные характеристики ряда CPLDмикросхем фирмы Xilinx приведены в табл. 1.2.

Программируемые логические ИМС CPLDтехнологии широко применяются для проектирования нестандартных арифметико-логических устройств, дешифраторов, мультиплексоров и др.

К недостаткам СPLD (в сравнении из FPGA) следует отнести: низкое количество системных вентилей и высокое энергопотребление. Преимущества их заключаются в высоком быстродействии и обеспечении возможности установления защиты от копирования. Важным преимуществом также является то, что программные средства для разработки и синтеза систем на базе CPLD распространяются свободно.

• 1) выводы JTAGпорты (стандарт IEEE Std. 1149.1) для программирования и периферийного сканирования ИМС;
• 2) порты ввода/вывода (И/О);
• 3) управляющего выводы: тактовый сигнал GCK, установки/сброса GSR, управление третьим состоянием GTS.

Блоки ввода/вывода обеспечивают буферизацию всех входов и выходов ИМС. Каждый функциональный блок (ФБ) содержит 18 макроячеек (МК) со структурой «36 входов — 1.

Таблица 1.2.