Проектирование двухвходовой КМОП-схемы дешифратора 2 в 4

Курсовой проект по дисциплине Проектирование и конструирование полупроводниковых приборов и ИМС Тема Проектирование двухвходовой КМОП-схемы дешифратора 2 в 4

Разработал студент А.А. Скиданов

Задание на курсовой проект двухвходовый схема дешифратор по дисциплине Проектирование и конструирование полупроводниковых приборов и ИМС Тема проекта Проектирование КМОП дешифратора 2 в 4

Студент группы МТЭ-061 Скиданов Алексей Александрович Выполнить приближённый расчёт электрических параметров схемы по техническому заданию. На основе типового технологического процесса рассчитать электрические параметры компонентов топологического чертежа схемы. Провести схемотехнический анализ с помощью программы T-Spice, убедившись в соблюдении заданных технических условий.

Введение

КМОП (комплементарная логика на транзисторах металл-оксид-полупроводник; англ. CMOS, Complementary-symmetry/metal-oxide semiconductor) _ технология построения электронных схем. В технологии КМОП используются полевые транзисторы с изолированным затвором с каналами разной проводимости. Отличительной особенностью схем КМОП по сравнению с биполярными технологиями (ТТЛ, ЭСЛ и др.) является очень малое энергопотребление в статическом режиме (в большинстве случаев можно считать, что энергия потребляется только во время переключения состояний). Отличительной особенностью структуры КМОП по сравнению с другими МОП-структурами (N-МОП, P-МОП) является наличие как n-, так и p-канальных полевых транзисторов; как следствие, КМОП-схемы обладают более высоким быстродействием и меньшим энергопотреблением, однако при этом характеризуются более сложным технологическим процессом изготовления и меньшей плотностью упаковки.

Подавляющее большинство современных логических микросхем, в том числе, процессоров, используют схемотехнику КМОП.

1. МДП-транзисторы, использование МДП-транзисторов

1.1 Общие сведения о МДП транзисторах МДП-транзистор имеет 4 электрода, которые называют истоком, стоком, затвором и подложкой. Принцип действия МДП-транзистора основан на эффекте изменения электропроводности поверхностного слоя полупроводника между стоком и истоком под действием напряжения, приложенного к управляющему электроду (затвору), отделенного от поверхности полупроводника тонким диэлектрическим слоем. Участок полупроводника с изменяющейся электропроводностью называют каналом.

Существуют две разновидности МДП-транзисторов: с встроенным каналом и индуцированным каналом. В МДП-транзисторе с индуцированным каналом при нулевом напряжении на затворе канал отсутствует. Если увеличивать напряжение на затворе (по модулю), то при некотором значении напряжения на затвор-исток U₀, называемом пороговым напряжением на поверхности полупроводника будет индуцироваться инверсный слой, тип электропроводности которого будет совпадать с типом электропроводности стока и истока. В результате образования этого слоя области стока и истока оказываются соединенными тонким токопроводящим каналом и во внешней цепи возникает ток.

Структура МДП-транзистора с встроенным каналом такова, что создание канала в тонком приповерхностном слое полупроводника предусматривается самой технологией производства. Поэтому конструкция такого транзистора будет отличаться от конструкции, приведенной на рисунке 1 изображением нижней границы канала сплошной линией.

Электропроводность канала обязательно совпадает с электропроводностью стока и истока. Поскольку электропроводность подложки обратна электропроводности канала, области стока, истока и канала отделены от подложки p-n-переходом. Ток в канале такого транзистора может возникать и при нулевом напряжении на затворе.

Рисунок 1 _ МДП-транзистор со встроенным каналом (а) и его условное обозначение (б).

Исток и сток в принципе обратимы, их можно менять местами при включении транзистора в схему. В этом случае при симметричной структуре транзистора его параметры сохраняются, а при несимметричной структуре (сток и исток могут различаться формой, площадями) они будут различаться.

По электропроводности различают n-канальные и р-канальные транзисторы. Интегральные микросхемы, содержащие одновременно n-канальные и р-канальные транзисторы называются комплементарными (сокращенно КМДП-ИМС). Они отличаются высокой помехоустойчивостью, малой потребляемой мощностью, высоким быстродействием. Эти преимущества, однако, достигаются за счет более сложной технологии с меньшим выходом годных. [1]

1.2 Особенности использования МДП-транзистора как типового схемного элемента ИМС В электрических схемах цифровых ИМС кроме активных элементов используются резисторы больших номиналов и конденсаторы. Резисторы являются нагрузками ключевых схем (инверторов), а конденсаторы находят применение при проектировании ячеек памяти запоминающих устройств.

Проектирование резисторов по аналогии с полупроводниковыми ИМС на биполярных транзисторах в МДП-ИМС является нецелесообразным по двум причинам: площадь диффузионного резистора большого номинала (>20кОм) почти на порядок превышает площадь активного МДП-прибора; паразитная емкость резистор-подложка диффузионного резистора значительна и существенно ухудшает частотные свойства схемы. Поэтому для получения высокой степени интеграции в МДП-ИМС в качестве резисторов нагрузки используют так называемые нагрузочные МДП-транзисторы. Эти транзисторы имеют конструкцию, сходную с МДП-транзисторами, работающими в активном режиме. Необходимый номинал резистора достигается подачей на затвор транзистора определенного потенциала и подбором геометрических размеров канала.

При необходимости спроектировать конденсатор в МДП-ИМС можно использовать емкость затвор-подложка или сток (исток)-подложка МДП-транзистора.

На основании изложенного можно утверждать, что МДП-транзистор является основным схемным элементом МДП-ИМС и может выполнять функции как активных, так и пассивных элементов. Это позволяет при проектировании МДП-ИМС обходиться только использованием МДП-транзисторов, конструктивные параметры и схема включения которых будут зависеть от выполняемой функции. [3]

2. Расчет электрических параметров КМОП-схемы

Исходные данные: Е = 10 В, дU⁺ = 1,5 В, дU- = 1,5 В, максимальная помехоустойчивость, минимальная площадь кристалла, марка кремния КДБ-10, минимальный технологический линейный размер на поверхности кремния L_мин=2 мкм, материал затвора — поликремний, N_ss = 0.

Для заданной марки кремния по таблице определяем концентрацию примеси в подложке N_sub^p = 1,2?10¹⁵см^-3 и подвижности U₀^p = 520 см²/(В?с), U₀ⁿ = 1120 см²/(В?с). [2]

Расчет ведется из условия равенства напряжений логических уровней по входу и выходу.

Геометрические размеры транзисторов практические влияют на выходные уровни «0» и «1». В первом приближении можно считать, что

U¹ E, а U⁰ 0. (1)

Так как помехоустойчивость такой схемы максимальна, то определяем порог n-канального транзистора (Vⁿ_To) и порог p-канального транзистора (|V^p_To |)

V_Toⁿ = дU⁺ = 1,5 (В), V_To^p = дU- = - 1,5 (В) (2)

Максимальная помехоустойчивость достигается, когда U^П = Е/2, и S^Н S^У, причем необходимо, чтобы |дU⁺| + |дU-|? E. U^П = 5 В.

(3)

Так как, А > 1, то длину и ширину канала рассчитываем по следующим формулам:

где L_min = 2 мкм

W_min = 3 мкм Рассчитаем разность работ выхода затвор-подложка. Для этого необходимо вычислить потенциал уровня Ферми для подложки и затвора:

(4)

Где ц_F — потециал уровня Ферми;

k — постоянная Больцмана, k=1,3810^-23Дж/К;

T — температура, T=300K;

q — заряд электрона, q=1,610^-19Кл;

n_i — собственная концентрация носителей, n_i=1,4510¹⁰см^-3;

N — концентрация примеси в подложке.

Потенциал уровня Ферми для подложки и затвора:

Тогда разность работы выхода затвор-подложка равна:

По пороговому напряжению n-канального транзистора (V_toⁿ=0,5) и рассчитанным уровням Ферми и _ЗП определяем удельную емкость Cox и толщину подзатворного диэлектрика Tox:

(5)

(6)

Используя рассчитанные длину и ширину канала из условия для максимальной помехозащищенности (U^П = E/2), рассчитаем крутизну управляющего и нагрузочного транзистора:

(7)

(8)

Таким образом, мы нашли все параметры для n-канального транзистора. Теперь рассчитаем уровень легирования подложки (N_sub) для p-канального транзистора. Расчет будем проводить, решая транцендентное уравнение методом поразрядного приближения:

(8)

В уравнении уровень Ферми и разность работ выхода затвор-подложка зависят от концентрации примеси. Решая это уравнение, получаем уровень легирования в подложке p-канального транзистора равным N_subⁿ = 2.61•10¹⁵ см^-3.

3. Схемотехническое моделирование

3.1 Статический анализ Используя САПР Tanner, выполним статический анализ 2-входового элемента «Искл-ИЛИ». Электрическая схема этого элемента, выполненная в редакторе S-Edit САПР Tanner, изображена на рисунке 2.

Рисунок 2 — Схема для статического анализа

Построим передаточную характеристику инвертора. Для этого на вход, А подадим напряжение питания, соответствующее входному уровню единицы, а напряжение входе В будем изменять от 0 до E = 4 В.

Текстовое описание, сгенерированное из электрической схемы:

* SPICE netlist written by S-Edit Win32 11.00

* Written on Jun 26, 2010 at 03:21:39

* Waveform probing commands

.probe

.options probefilename="OTK_FOR_BO.dat"

+ probesdbfile="C:sklf_tannOTK_FOR_BO.sdb"

+ probetopmodule="Module0″

.include «C:Program FilesTanner EDAT-Spice 11.0modelsml2₁₂₅.md»

.dc lin source v22 0 5 0.001

.print dc v (F1) v (F3) v (A) v (B)

* Main circuit: Module0

M1 F4 N6 Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M2 F4 N7 Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M3 N7 Gnd Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M4 N6 A Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M5 F3 Gnd Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M6 F3 N6 Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M7 F1 A Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M8 F2 A Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M9 F1 Gnd Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M10 F2 N7 Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M11 N1 N6 Vdd Vdd PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

M12 F4 N7 N1 N1 PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

M13 N6 A Vdd Vdd PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

M14 N7 Gnd Vdd Vdd PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

M15 N3 N6 Vdd Vdd PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

M16 F3 Gnd N3 N3 PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

M17 N2 A Vdd Vdd PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

M18 F2 N7 N2 N2 PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

M19 N4 A Vdd Vdd PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

M20 F1 Gnd N4 N4 PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

v21 Vdd Gnd 5

v22 A Gnd 5

* End of main circuit: Module0

В результате моделирования получим характеристику, представленную на рисунке 3.

Рисунок 3 — Передаточная характеристика элемента Из характеристики видно, что напряжение переключения инвертора равно примерно 1,85 В, что в пределах 20% соответствует точному Uп = E / 2 = 2 В. [5]

3.2 Динамический анализ Для проверки работоспособности схемы необходимо перебрать все возможные входные сигналы и проконтролировать правильность выходных. Для этого источники постоянного напряжения заменяем на импульсные и проводим анализ переходных процессов (рисунок 4).

Рисунок 4 — Электрическая схема для анализа переходных процессов

Текстовое описание, сгенерированное из электрической схемы:

* SPICE netlist written by S-Edit Win32 11.00

* Written on Jun 26, 2010 at 03:13:06

* Waveform probing commands

.probe

.options probefilename="OTK_FOR_BO.dat"

+ probesdbfile="C:sklf_tannOTK_FOR_BO.sdb"

+ probetopmodule="Module0″

.include «C:Program FilesTanner EDAT-Spice 11.0modelsml2₁₂₅.md»

.tran 1e-10 5e-6 start=1e-10

.print tran v (F1) v (F2) v (F3) v (F4) v (A) v (B)

* Main circuit: Module0

M1 F4 N6 Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M2 F4 N7 Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M3 N7 B Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M4 N6 A Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M5 F3 B Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M6 F3 N6 Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M7 F1 A Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M8 F2 A Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M9 F1 B Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M10 F2 N7 Gnd Gnd NMOS L=2u W=3.79u AD=66p PD=24u AS=66p PS=24u

M11 N1 N6 Vdd Vdd PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

M12 F4 N7 N1 N1 PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

M13 N6 A Vdd Vdd PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

M14 N7 B Vdd Vdd PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

M15 N3 N6 Vdd Vdd PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

M16 F3 B N3 N3 PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

M17 N2 A Vdd Vdd PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

M18 F2 N7 N2 N2 PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

M19 N4 A Vdd Vdd PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

M20 F1 B N4 N4 PMOS L=2.53u W=3.0u AD=66p PD=24u AS=66p PS=24u

v21 A Gnd bit ({111 111 111 111} pw=100n on=5.0 off=0.0 rt=10n ft=10n delay=0 lt=10n ht=10n)

v22 B Gnd bit ({111 111 000 000 111 104} pw=100n on=5.0 off=0.0 rt=10n ft=10n delay=0 lt=10n ht=10n)

v23 Vdd Gnd 10

· End of main circuit: Module0

В результате моделирования получим характеристику, представленную на рисунке 5.

Рисунок 5 — Выходная характеристика схемы при подаче на входы различных комбинаций сигналов

4. Топологический чертеж Разработаем топологический чертеж заданной схемы в топологическом редакторе L-Edit САПР Tanner (рисунок 6).

Рисунок 6 — Топологический чертеж

Извлечем текстовое описание из топологии для проверки ее правильности. Получим:

* Circuit Extracted by Tanner Research’s L-Edit Version 11.12 / Extract Version 11.12 ;

* TDB File: C: sklf_tannPC-OTK.tdb

* Cell: Cell0 Version 1.03

* Extract Definition File: .Program FilesTanner EDAL-Edit 11.1samplessprexample2morbn20.ext

* Extract Date and Time: 06/26/2010 — 07:58

Cpar1 1 0 C=13.524f

Cpar2 VDD 0 C=315.657f

Cpar3 GND₃ 0 C=260.654f

Cpar4 GND₁ 0 C=43.43f

Cpar5 GND 0 C=43.43f

Cpar6 GND₂ 0 C=83.408f

Cpar7 7 0 C=13.524f

Cpar8 8 0 C=13.524f

Cpar9 GND₄ 0 C=43.43f

Cpar10 B 0 C=62.99f

Cpar11 A 0 C=56.996f

Cpar12 12 0 C=13.524f

M1 VDD B GND₂ VDD PMOS L=3u W=3u AD=45p PD=30u AS=28.5p PS=19u

M2 GND₂ GND₂ 1 VDD PMOS L=3u W=3u AD=28.5p PD=19u AS=21p PS=17u

M3 1 VDD VDD VDD PMOS L=3u W=3u AD=21p PD=17u AS=45p PS=30u

M4 GND₃ B GND₂ GND₃ NMOS L=4u W=3u AD=45p PD=30u AS=27p PS=18u

M5 GND₂ GND₂ GND₂ GND₃ NMOS L=4u W=3u AD=27p PD=18u AS=27p PS=18u

M6 GND₂ VDD GND₃ GND₃ NMOS L=4u W=3u AD=27p PD=18u AS=45p PS=30u

M7 GND₁ GND₂ 8 VDD PMOS L=3u W=3u AD=45p PD=30u AS=21p PS=17u

M8 8 A VDD VDD PMOS L=3u W=3u AD=21p PD=17u AS=45p PS=30u

M9 VDD A 7 VDD PMOS L=3u W=3u AD=45p PD=30u AS=21p PS=17u

M10 7 B GND VDD PMOS L=3u W=3u AD=21p PD=17u AS=45p PS=30u

M11 GND₃ GND₂ GND₁ GND₃ NMOS L=4u W=3u AD=45p PD=30u AS=27p PS=18u

M12 GND₁ A GND₃ GND₃ NMOS L=4u W=3u AD=27p PD=18u AS=45p PS=30u

M13 GND₃ A GND GND₃ NMOS L=4u W=3u AD=45p PD=30u AS=27p PS=18u

M14 GND B GND₃ GND₃ NMOS L=4u W=3u AD=27p PD=18u AS=45p PS=30u

M15 GND₄ B 12 VDD PMOS L=3u W=3u AD=45p PD=30u AS=21p PS=17u

M16 12 VDD VDD VDD PMOS L=3u W=3u AD=21p PD=17u AS=45p PS=30u

M17 VDD A VDD VDD PMOS L=3u W=3u AD=48p PD=32u AS=45p PS=30u

M18 GND₃ B GND₄ GND₃ NMOS L=4u W=3u AD=45p PD=30u AS=27p PS=18u

M19 GND₄ VDD GND₃ GND₃ NMOS L=4u W=3u AD=27p PD=18u AS=45p PS=30u

M20 VDD A GND₃ GND₃ NMOS L=4u W=3u AD=45p PD=30u AS=45p PS=30u

* Total Nodes: 12

* Total Elements: 32

* Total Number of Shorted Elements not written to the SPICE file: 0

* Output Generation Elapsed Time: 0.000 sec

* Total Extract Elapsed Time: 14.781 sec

.END

После проведения симуляции получаем передаточную характеристику (рисунок 7).

Рисунок 7 — Результаты моделирования извлеченного из топологии схемного описания Из рисунка видно, что U⁰ = 0, U¹ = E = 4 В, U^П = 1,85 В? E / 2, значит топология построена правильно.

Заключение

В курсовом проекте произведен приближенный расчет электрических параметров КМОП-схемы «Искл-ИЛИ». На основе типового технологического процесса были рассчитаны электрофизические и конструктивные параметры компонентов схемы. Проведен схемотехнический анализ в программе T-Spice САПР Tanner. Разработан топологический чертеж, осуществлена его проверка с помощью извлечения текстового описания схемы и моделирования.

1 Ефимов И. Е. Микроэлектроника: Проектирование, виды микросхем, функциональная микроэлектроника: Учеб. пособие для приборостроит. спец. вузов. / И. Е. Ефимов, И. Я. Козырь, Ю. И. Горбунов. _ М.: Высш. шк., 1987. — 416 с.

2 Технология СБИС: в 2-х кн. / К. Могэб, Д. Фрейзер, У. Фичтнер, Л. Маркус, К. Стейдел, У. Бертрем; под ред. С. Зи. — М.: Мир, 1986. — 453 с.

3 Березин А. С. Технология и конструирование ИМС: Уч. пособ. для вузов / А. С. Березин, О. Р. Мочалкина. — М.: Радио и связь, 1983. — 232 с.

4 Методические указания к выполнению лабораторных работ № 1−4 по дисциплине «Проектирование и конструирование полупроводниковых приборов и интегральных микросхем» для студентов специальности 200 100 «Микроэлектроника и твердотельная электроника» очной формы обучения /Воронеж, гос. техн. ун-т: Сост. Е. В. Бордаков, В. И. Пантеелев. — Воронеж: Воронеж. гос. техн. ун-т, 2006, _ 45с.

5 Бордаков Е. В. Проектирование топологии и технологии интегральных микросхем: Учеб. пособие. Ч.1. / Е. В. Бордаков, В. И. Пантелеев. — Воронеж: Воронеж. гос. техн. ун-т, 2005. — 243 с.

6 Бордаков Е. В. Проектирование и конструирование полупроводниковых приборов и интегральных микросхем: Учеб. пособие. / Е. В. Бордаков, В. И. Пантелеев. — Воронеж: Воронеж. гос. техн. ун-т, 2004. — 226 с.