ΠΠ°Π·Π½Π°ΡΠ΅Π½ΠΈΠ΅ ΡΠΈΠ³Π½Π°Π»ΠΎΠ² Π² ΠΌΠΈΠΊΡΠΎΡΡ Π΅ΠΌΠ°Ρ SDRAM
ΠΠ»Ρ ΡΠΈΠ½Ρ ΡΠΎΠ½ΠΈΠ·Π°ΡΠΈΠΈ DQS Ρ ΡΠΈΡΡΠ΅ΠΌΠ½ΠΎΠΉ ΡΠ°ΠΊΡΠΎΠ²ΠΎΠΉ ΡΠ°ΡΡΠΎΡΠΎΠΉ (CLK) ΠΌΠΈΠΊΡΠΎΡΡ Π΅ΠΌΡ ΠΈΠΌΠ΅ΡΡ Π²ΡΡΡΠΎΠ΅Π½Π½ΡΠ΅ ΡΡ Π΅ΠΌΡ DLL (Delay Locked Loop) Π΄Π»Ρ Π°Π²ΡΠΎΠΏΠΎΠ΄ΡΡΡΠΎΠΉΠΊΠΈ Π·Π°Π΄Π΅ΡΠΆΠΊΠΈ ΡΠΈΠ³Π½Π°Π»Π° DQS ΠΎΡΠ½ΠΎΡΠΈΡΠ΅Π»ΡΠ½ΠΎ CLK. ΠΡΠ° ΡΡ Π΅ΠΌΠ° ΡΠ°Π±ΠΎΡΠ°Π΅Ρ Π½Π°ΠΏΠΎΠ΄ΠΎΠ±ΠΈΠ΅ ΡΠ°Π·ΠΎΠ²ΠΎΠΉ Π°Π²ΡΠΎΠΏΠΎΠ΄ΡΡΡΠΎΠΉΠΊΠΈ (PLL) ΠΈ ΡΠΏΠΎΡΠΎΠ±Π½Π° Π²ΡΠΏΠΎΠ»Π½ΡΡΡ ΡΠΈΠ½Ρ ΡΠΎΠ½ΠΈΠ·Π°ΡΠΈΡ (ΠΎΠ±Π΅ΡΠΏΠ΅ΡΠΈΠ²Π°ΡΡ ΡΠΎΠ²ΠΏΠ°Π΄Π΅Π½ΠΈΠ΅ ΡΡΠΎΠ½ΡΠΎΠ² DQS ΠΈ CLK) Π»ΠΈΡΡ Π² Π½Π΅ΠΊΠΎΡΠΎΡΠΎΠΌ ΠΎΠ³ΡΠ°Π½ΠΈΡΠ΅Π½Π½ΠΎΠΌ Π΄ΠΈΠ°ΠΏΠ°Π·ΠΎΠ½Π΅ ΡΠ°ΡΡΠΎΡ ΡΠΈΠ½Ρ ΡΠΎΠ½ΠΈΠ·Π°ΡΠΈΠΈ. Address… Π§ΠΈΡΠ°ΡΡ Π΅ΡΡ >
ΠΠ°Π·Π½Π°ΡΠ΅Π½ΠΈΠ΅ ΡΠΈΠ³Π½Π°Π»ΠΎΠ² Π² ΠΌΠΈΠΊΡΠΎΡΡ Π΅ΠΌΠ°Ρ SDRAM (ΡΠ΅ΡΠ΅ΡΠ°Ρ, ΠΊΡΡΡΠΎΠ²Π°Ρ, Π΄ΠΈΠΏΠ»ΠΎΠΌ, ΠΊΠΎΠ½ΡΡΠΎΠ»ΡΠ½Π°Ρ)
Π’Π°Π±Π»ΠΈΡΠ° 7.
Π‘ΠΈΠ³Π½Π°Π». | I/O. | ΠΠ°Π·Π½Π°ΡΠ΅Π½ΠΈΠ΅. | |
CLK. | I. | ClockInput — ΡΠΈΠ½Ρ ΡΠΎΠ½ΠΈΠ·Π°ΡΠΈΡ, Π΄Π΅ΠΉΡΡΠ²ΡΠ΅Ρ ΠΏΠΎ ΠΏΠΎΠ»ΠΎΠΆΠΈΡΠ΅Π»ΡΠ½ΠΎΠΌΡ ΠΏΠ΅ΡΠ΅ΠΏΠ°Π΄Ρ. | |
Π‘ΠΠ. | I. | ClockEnable — ΡΠ°Π·ΡΠ΅ΡΠ΅Π½ΠΈΠ΅ ΡΠΈΠ½Ρ ΡΠΎΠ½ΠΈΠ·Π°ΡΠΈΠΈ (Π²ΡΡΠΎΠΊΠΈΠΌ ΡΡΠΎΠ²Π½Π΅ΠΌ). ΠΠΈΠ·ΠΊΠΈΠΉ ΡΡΠΎΠ²Π΅Π½Ρ ΠΏΠ΅ΡΠ΅Π²ΠΎΠ΄ΠΈΡ ΠΌΠΈΠΊΡΠΎΡΡ Π΅ΠΌΡ Π² ΡΠ΅ΠΆΠΈΠΌ PowerDown, Suspend ΠΈΠ»ΠΈ Set/Refresh. | |
CS#. | I. | ChipSelect — ΡΠ°Π·ΡΠ΅ΡΠ΅Π½ΠΈΠ΅ Π΄Π΅ΠΊΠΎΠ΄ΠΈΡΠΎΠ²Π°Π½ΠΈΡ ΠΊΠΎΠΌΠ°Π½Π΄ (Π½ΠΈΠ·ΠΊΠΈΠΌ ΡΡΠΎΠ²Π½Π΅ΠΌ). ΠΡΠΈ Π²ΡΡΠΎΠΊΠΎΠΌ ΡΡΠΎΠ²Π½Π΅ Π½ΠΎΠ²ΡΠ΅ ΠΊΠΎΠΌΠ°Π½Π΄Ρ Π½Π΅ Π΄Π΅ΠΊΠΎΠ΄ΠΈΡΡΡΡΡΡ, Π½ΠΎ Π²ΡΠΏΠΎΠ»Π½Π΅Π½ΠΈΠ΅ Π½Π°ΡΠ°ΡΡΡ ΠΏΡΠΎΠ΄ΠΎΠ»ΠΆΠ°Π΅ΡΡΡ. | |
RAS#, CAS#, WE#. | I. | Row Address Strobe, Column Address Strobe, Write Enable — ΡΠΈΠ³Π½Π°Π»Ρ, ΠΎΠΏΡΠ΅Π΄Π΅Π»ΡΡΡΠΈΠ΅ΠΎΠΏΠ΅ΡΠ°ΡΠΈΡ (ΠΊΠΎΠ΄ ΠΊΠΎΠΌΠ°Π½Π΄Ρ). | |
BSO, BS1 ΠΈΠ»ΠΈ BAO, BA1. | I. | BankSelects ΠΈΠ»ΠΈ BankAddress — Π²ΡΠ±ΠΎΡ Π±Π°Π½ΠΊΠ°, ΠΊ ΠΊΠΎΡΠΎΡΠΎΠΌΡ Π°Π΄ΡΠ΅ΡΡΠ΅ΡΡΡ ΠΊΠΎΠΌΠ°Π½Π΄Π°. | |
A[0:12]. | I. | Address — ΠΌΡΠ»ΡΡΠΈΠΏΠ»Π΅ΠΊΡΠΈΡΠΎΠ²Π°Π½Π½Π°Ρ ΡΠΈΠ½Π° Π°Π΄ΡΠ΅ΡΠ°. Π ΡΠΈΠΊΠ»Π°Ρ BankActivate ΠΎΠΏΡΠ΅Π΄Π΅Π»ΡΡΡ Π°Π΄ΡΠ΅Ρ ΡΡΡΠΎΠΊΠΈ. Π ΡΠΈΠΊΠ»Π°Ρ Read/Write Π»ΠΈΠ½ΠΈΠΈ Π[0:9] ΠΈ All Π·Π°Π΄Π°ΡΡ Π°Π΄ΡΠ΅Ρ ΡΡΠΎΠ»Π±ΡΠ°. ΠΠΈΠ½ΠΈΡ Π10 Π² ΡΠΈΠΊΠ»Π°Ρ Read/Write Π²ΠΊΠ»ΡΡΠ°Π΅Ρ ΡΠ΅ΠΆΠΈΠΌ Π°Π²ΡΠΎΠΏΡΠ΅Π΄Π·Π°ΡΡΠ΄Π° (ΠΏΡΠΈ A10=l), n ΡΠΈΠΊΠ»Π΅ Precharge Π10=1 Π·Π°Π΄Π°Π΅Ρ ΠΏΡΠ΅Π΄Π·Π°ΡΡΠ΄ Π²ΡΠ΅Ρ Π±Π°Π½ΠΊΠΎΠ² (Π½Π΅Π·Π°Π²ΠΈΡΠΈΠΌΠΎ ΠΎΡ BSO, BS1). | |
DQx. | I/O. | DataInput/Output — Π΄Π²ΡΠ½Π°ΠΏΡΠ°Π²Π»Π΅Π½Π½ΡΠ΅ Π»ΠΈΠ½ΠΈΠΈ Π΄Π°Π½Π½ΡΡ . | |
DQM. | I. | DataMask — ΠΌΠ°ΡΠΊΠΈΡΠΎΠ²Π°Π½ΠΈΠ΅ Π΄Π°Π½Π½ΡΡ . Π ΡΠΈΠΊΠ»Π΅ ΡΡΠ΅Π½ΠΈΡ Π²ΡΡΠΎΠΊΠΈΠΉ ΡΡΠΎΠ²Π΅Π½Ρ ΠΏΠ΅ΡΠ΅Π²ΠΎΠ΄ΠΈΡ ΡΠΈΠ½Ρ Π΄Π°Π½Π½ΡΡ Π² Π²ΡΡΠΎΠΊΠΎΠΈΠΌΠ½Π΅Π΄Π°Π½ΡΠ½ΠΎΠ΅ ΡΠΎΡΡΠΎΡΠ½ΠΈΠ΅ (Π΄Π΅ΠΉΡΡΠ²ΡΠ΅Ρ ΡΠ΅ΡΠ΅Π· 2 ΡΠ°ΠΊΡΠ°). Π ΡΠΈΠΊΠ»Π΅ Π·Π°ΠΏΠΈΡΠΈ Π²ΡΡΠΎΠΊΠΈΠΉ ΡΡΠΎΠ²Π΅Π½Ρ Π·Π°ΠΏΡΠ΅ΡΠ°Π΅Ρ Π·Π°ΠΏΠΈΡΡ ΡΠ΅ΠΊΡΡΠΈΡ Π΄Π°Π½Π½ΡΡ , Π½ΠΈΠ·ΠΊΠΈΠΉ — ΡΠ°Π·ΡΠ΅ΡΠ°Π΅Ρ (Π΄Π΅ΠΉΡΡΠ²ΡΠ΅Ρ Π±Π΅Π· Π·Π°Π΄Π΅ΡΠΆΠΊΠΈ). | |
Vss, VDD; | ΠΠ±ΡΠΈΠΉ ΠΈ ΠΏΡΠΎΠ²ΠΎΠ΄ ΠΈ ΠΏΠΈΡΠ°Π½ΠΈΠ΅ ΡΠ΄ΡΠ°. | ||
VSSQ, VDDQ; | ΠΠ±ΡΠΈΠΉ ΠΏΡΠΎΠ²ΠΎΠ΄ ΠΈ ΠΏΠΈΡΠ°Π½ΠΈΠ΅ Π²ΡΡ ΠΎΠ΄Π½ΡΡ Π±ΡΡΠ΅ΡΠΎΠ². ΠΠ·ΠΎΠ»ΠΈΡΠΎΠ²Π°Π½Ρ ΠΎΡ ΠΏΠΈΡΠ°Π½ΠΈΡ ΡΠ΄ΡΠ° Π΄Π»Ρ ΡΠ½ΠΈΠΆΠ΅Π½ΠΈΡ ΠΏΠΎΠΌΠ΅Ρ . | ||
ΠΠ°ΠΌΡΡΡ DDR SDRAM (Dual Data Rate — ΡΠ΄Π²ΠΎΠ΅Π½Π½Π°Ρ ΡΠΊΠΎΡΠΎΡΡΡ Π΄Π°Π½Π½ΡΡ ) ΠΏΡΠ΅Π΄ΡΡΠ°Π²Π»ΡΠ΅Ρ ΡΠΎΠ±ΠΎΠΉ Π΄Π°Π»ΡΠ½Π΅ΠΉΡΠ΅Π΅ ΡΠ°Π·Π²ΠΈΡΠΈΠ΅ SDRAM. ΠΠ°ΠΊ ΠΈ ΡΠ»Π΅Π΄ΡΠ΅Ρ ΠΈΠ· Π½Π°Π·Π²Π°Π½ΠΈΡ, Ρ ΠΌΠΈΠΊΡΠΎΡΡ Π΅ΠΌ DDR SDRAM Π΄Π°Π½Π½ΡΠ΅ Π²Π½ΡΡΡΠΈ ΠΏΠ°ΠΊΠ΅ΡΠ° ΠΏΠ΅ΡΠ΅Π΄Π°ΡΡΡΡ Ρ ΡΠ΄Π²ΠΎΠ΅Π½Π½ΠΎΠΉ ΡΠΊΠΎΡΠΎΡΡΡΡ — ΠΎΠ½ΠΈ ΠΏΠ΅ΡΠ΅ΠΊΠ»ΡΡΠ°ΡΡΡΡ ΠΏΠΎ ΠΎΠ±ΠΎΠΈΠΌ ΡΡΠΎΠ½ΡΠ°ΠΌ ΡΠΈΠ½Ρ ΡΠΎΠΈΠΌΠΏΡΠ»ΡΡΠΎΠ². ΠΠ° ΡΠ°ΡΡΠΎΡΠ΅ 100 ΠΠΡ DDR SDRAM ΠΈΠΌΠ΅Π΅Ρ ΠΏΠΈΠΊΠΎΠ²ΡΡ ΠΏΡΠΎΠΈΠ·Π²ΠΎΠ΄ΠΈΡΠ΅Π»ΡΠ½ΠΎΡΡΡ 200 ΠΠ±ΠΈΡ/ΠΏΠΈΠ½, ΡΡΠΎ Π² ΡΠΎΡΡΠ°Π²Π΅ 8-Π±Π°ΠΉΡΠ½ΡΡ ΠΌΠΎΠ΄ΡΠ»Π΅ΠΉ DIMM Π΄Π°Π΅Ρ ΠΏΡΠΎΠΈΠ·Π²ΠΎΠ΄ΠΈΡΠ΅Π»ΡΠ½ΠΎΡΡΡ 1600 ΠΠ±Π°ΠΉΡ/Ρ. ΠΠ° Π²ΡΡΠΎΠΊΠΈΡ ΡΠ°ΠΊΡΠΎΠ²ΡΡ ΡΠ°ΡΡΠΎΡΠ°Ρ (100 ΠΠΡ) Π΄Π²ΠΎΠΉΠ½Π°Ρ ΡΠΈΠ½Ρ ΡΠΎΠ½ΠΈΠ·Π°ΡΠΈΡ ΠΏΡΠ΅Π΄ΡΡΠ²Π»ΡΠ΅Ρ ΠΎΡΠ΅Π½Ρ Π²ΡΡΠΎΠΊΠΈΠ΅ ΡΡΠ΅Π±ΠΎΠ²Π°Π½ΠΈΡ ΠΊ ΡΠΎΡΠ½ΠΎΡΡΠΈ Π²ΡΠ΄Π΅ΡΠΆΠΈΠ²Π°Π½ΠΈΡ Π²ΡΠ΅ΠΌΠ΅Π½Π½ΡΡ Π΄ΠΈΠ°Π³ΡΠ°ΠΌΠΌ. ΠΠ»Ρ ΠΏΠΎΠ²ΡΡΠ΅Π½ΠΈΡ ΡΠΎΡΠ½ΠΎΡΡΠΈ ΡΠΈΠ½Ρ ΡΠΎΠ½ΠΈΠ·Π°ΡΠΈΠΈ ΠΏΡΠ΅Π΄ΠΏΡΠΈΠ½ΡΡ ΡΡΠ΄ ΠΌΠ΅Ρ.
Π‘ΠΈΠ³Π½Π°Π» ΡΠΈΠ½Ρ ΡΠΎΠ½ΠΈΠ·Π°ΡΠΈΠΈ ΠΌΠΈΠΊΡΠΎΡΡ Π΅ΠΌΡ ΠΏΠΎΠ΄Π°Π΅ΡΡΡ Π² Π΄ΠΈΡΡΠ΅ΡΠ΅Π½ΡΠΈΠ°Π»ΡΠ½ΠΎΠΉ ΡΠΎΡΠΌΠ΅, ΡΡΠΎ ΠΏΠΎΠ·Π²ΠΎΠ»ΡΠ΅Ρ ΡΠ½ΠΈΠ·ΠΈΡΡ Π²Π»ΠΈΡΠ½ΠΈΠ΅ ΡΠΌΠ΅ΡΠ΅Π½ΠΈΡ ΡΡΠΎΠ²Π½Π΅ΠΉ Π½Π° ΡΠΎΡΠ½ΠΎΡΡΡ ΡΠΈΠ½Ρ ΡΠΎΠ½ΠΈΠ·Π°ΡΠΈΠΈ.
ΠΠ»Ρ ΡΠΈΠ½Ρ ΡΠΎΠ½ΠΈΠ·Π°ΡΠΈΠΈ Π΄Π°Π½Π½ΡΡ Π² ΠΈΠ½ΡΠ΅ΡΡΠ΅ΠΉΡ Π²Π²Π΅Π΄Π΅Π½ Π½ΠΎΠ²ΡΠΉ Π΄Π²ΡΠ½Π°ΠΏΡΠ°Π²Π»Π΅Π½Π½ΡΠΉ ΡΡΡΠΎΠ±ΠΈΡΡΡΡΠΈΠΉ ΡΠΈΠ³Π½Π°Π» DQS. Π‘ΡΡΠΎΠ±Ρ Π³Π΅Π½Π΅ΡΠΈΡΡΡΡΡΡ ΠΈΡΡΠΎΡΠ½ΠΈΠΊΠΎΠΌ Π΄Π°Π½Π½ΡΡ : ΠΏΡΠΈ ΠΎΠΏΠ΅ΡΠ°ΡΠΈΡΡ ΡΡΠ΅Π½ΠΈΡ DQS Π³Π΅Π½Π΅ΡΠΈΡΡΠ΅ΡΡΡ ΠΌΠΈΠΊΡΠΎΡΡ Π΅ΠΌΠΎΠΉ ΠΏΠ°ΠΌΡΡΠΈ, ΠΏΡΠΈ Π·Π°ΠΏΠΈΡΠΈ — ΠΊΠΎΠ½ΡΡΠΎΠ»Π»Π΅ΡΠΎΠΌ ΠΏΠ°ΠΌΡΡΠΈ (ΡΠΈΠΏΡΠ΅ΡΠΎΠΌ).
ΠΠ»Ρ ΡΠΈΠ½Ρ ΡΠΎΠ½ΠΈΠ·Π°ΡΠΈΠΈ DQS Ρ ΡΠΈΡΡΠ΅ΠΌΠ½ΠΎΠΉ ΡΠ°ΠΊΡΠΎΠ²ΠΎΠΉ ΡΠ°ΡΡΠΎΡΠΎΠΉ (CLK) ΠΌΠΈΠΊΡΠΎΡΡ Π΅ΠΌΡ ΠΈΠΌΠ΅ΡΡ Π²ΡΡΡΠΎΠ΅Π½Π½ΡΠ΅ ΡΡ Π΅ΠΌΡ DLL (Delay Locked Loop) Π΄Π»Ρ Π°Π²ΡΠΎΠΏΠΎΠ΄ΡΡΡΠΎΠΉΠΊΠΈ Π·Π°Π΄Π΅ΡΠΆΠΊΠΈ ΡΠΈΠ³Π½Π°Π»Π° DQS ΠΎΡΠ½ΠΎΡΠΈΡΠ΅Π»ΡΠ½ΠΎ CLK. ΠΡΠ° ΡΡ Π΅ΠΌΠ° ΡΠ°Π±ΠΎΡΠ°Π΅Ρ Π½Π°ΠΏΠΎΠ΄ΠΎΠ±ΠΈΠ΅ ΡΠ°Π·ΠΎΠ²ΠΎΠΉ Π°Π²ΡΠΎΠΏΠΎΠ΄ΡΡΡΠΎΠΉΠΊΠΈ (PLL) ΠΈ ΡΠΏΠΎΡΠΎΠ±Π½Π° Π²ΡΠΏΠΎΠ»Π½ΡΡΡ ΡΠΈΠ½Ρ ΡΠΎΠ½ΠΈΠ·Π°ΡΠΈΡ (ΠΎΠ±Π΅ΡΠΏΠ΅ΡΠΈΠ²Π°ΡΡ ΡΠΎΠ²ΠΏΠ°Π΄Π΅Π½ΠΈΠ΅ ΡΡΠΎΠ½ΡΠΎΠ² DQS ΠΈ CLK) Π»ΠΈΡΡ Π² Π½Π΅ΠΊΠΎΡΠΎΡΠΎΠΌ ΠΎΠ³ΡΠ°Π½ΠΈΡΠ΅Π½Π½ΠΎΠΌ Π΄ΠΈΠ°ΠΏΠ°Π·ΠΎΠ½Π΅ ΡΠ°ΡΡΠΎΡ ΡΠΈΠ½Ρ ΡΠΎΠ½ΠΈΠ·Π°ΡΠΈΠΈ.
Π ΠΎΡΠ»ΠΈΡΠΈΠ΅ ΠΎΡ ΠΎΠ±ΡΡΠ½ΡΡ SDRAM, Ρ ΠΊΠΎΡΠΎΡΡΡ Π΄Π°Π½Π½ΡΠ΅ Π΄Π»Ρ Π·Π°ΠΏΠΈΡΠΈ ΠΏΠ΅ΡΠ΅Π΄Π°ΡΡΡΡ ΠΎΠ΄Π½ΠΎΠ²ΡΠ΅ΠΌΠ΅Π½Π½ΠΎ Ρ ΠΊΠΎΠΌΠ°Π½Π΄ΠΎΠΉ, Π² DDR SDRAM Π΄Π°Π½Π½ΡΠ΅ Π΄Π»Ρ Π·Π°ΠΏΠΈΡΠΈ (ΠΈ ΠΌΠ°ΡΠΊΠΈ DQM) ΠΏΠΎΠ΄Π°ΡΡΡΡ Ρ Π·Π°Π΄Π΅ΡΠΆΠΊΠΎΠΉ Π½Π° ΠΎΠ΄ΠΈΠ½ ΡΠ°ΠΊΡ (write latency). ΠΠ½Π°ΡΠ΅Π½ΠΈΠ΅ CAS# Latency ΠΌΠΎΠΆΠ΅Ρ Π±ΡΡΡ ΠΈ Π΄ΡΠΎΠ±Π½ΡΠΌ (CL=2, 2.5, 3). ΠΠΈΠΊΡΠΎΡΡ Π΅ΠΌΡ SDRAM Π΄ΠΎ «ΡΡΠ°ΡΠ½ΠΎΠ³ΠΎ» ΠΈΡΠΏΠΎΠ»ΡΠ·ΠΎΠ²Π°Π½ΠΈΡ Π΄ΠΎΠ»ΠΆΠ½Ρ Π±ΡΡΡ ΠΈΠ½ΠΈΡΠΈΠ°Π»ΠΈΠ·ΠΈΡΠΎΠ²Π°Π½Ρ — ΠΊΡΠΎΠΌΠ΅ ΠΏΡΠ΅Π΄Π·Π°ΡΡΠ΄Π° Π±Π°Π½ΠΊΠΎΠ² Ρ Π½ΠΈΡ Π΄ΠΎΠ»ΠΆΠ½Ρ Π±ΡΡΡ Π·Π°ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΠΎΠ²Π°Π½Ρ ΠΏΠ°ΡΠ°ΠΌΠ΅ΡΡΡ ΠΊΠΎΠ½ΡΠΈΠ³ΡΡΠΈΡΠΎΠ²Π°Π½ΠΈΡ. Π DDR SDRAM ΠΈΠ·-Π·Π° Π½Π΅ΠΎΠ±Ρ ΠΎΠ΄ΠΈΠΌΠΎΡΡΠΈ Π½Π°ΡΡΡΠΎΠΉΠΊΠΈ ΡΠ΅ΠΏΠ΅ΠΉ DLL ΠΏΡΠΎΠ³ΡΠ°ΠΌΠΌΠΈΡΠΎΠ²Π°Π½ΠΈΠ΅ Π½Π΅ΡΠΊΠΎΠ»ΡΠΊΠΎ ΡΠ»ΠΎΠΆΠ½Π΅Π΅.
ΠΠΠΠ’Π ΠΠΠ¬ΠΠ«Π ΠΠΠΠ ΠΠ‘Π«
ΠΠ°ΠΌΡΡΡ Ρ ΡΠΈΠ½Ρ ΡΠΎΠ½Π½ΡΠΌ ΠΈΠ½ΡΠ΅ΡΡΠ΅ΠΉΡΠΎΠΌ — SDRAM ΠΈ DDR SDRAM.
ΠΠΈΠΊΡΠΎΡΡ Π΅ΠΌΡ ΡΠΈΠ½Ρ ΡΠΎΠ½Π½ΠΎΠΉ Π΄ΠΈΠ½Π°ΠΌΠΈΡΠ΅ΡΠΊΠΎΠΉ ΠΏΠ°ΠΌΡΡΠΈ SDRAM.
ΠΠ°ΠΊ ΠΏΡΠΎΠΈΡΡ ΠΎΠ΄ΠΈΡ ΠΏΠ°ΠΊΠ΅ΡΠ½Π°Ρ ΠΏΠ΅ΡΠ΅Π΄Π°ΡΠ° Π΄Π°Π½Π½ΡΡ ?
ΠΠ°ΠΌΡΡΡ DDR SDRAM.
ΠΠΈΠΊΡΠΎΡΡ Π΅ΠΌΡ ΡΠΈΠ½Ρ ΡΠΎΠ½Π½ΠΎΠΉ Π΄ΠΈΠ½Π°ΠΌΠΈΡΠ΅ΡΠΊΠΎΠΉ ΠΏΠ°ΠΌΡΡΠΈ SDRAM.