Помощь в написании студенческих работ
Антистрессовый сервис

Быстродействующие многопортовые статические КМОП ОЗУ

Диссертация: Быстродействующие многопортовые статические КМОП ОЗУ
ДиссертацияПомощь в написанииУзнать стоимостьмоей работы

Подавляющее большинство современных вычислительных систем проектируется на основе процессоров с производительностью более 1 миллиарда операций в секунду. Такие процессоры базируются на архитектуре сверхдлинных команд VLIW (Very Long Instruction Word) или суперскалярной архитектуре. Сверхдлинная команда процессора на самом деле состоит из нескольких RISC-инструкций, каждая из которых задает… Читать ещё >

Быстродействующие многопортовые статические КМОП ОЗУ (реферат, курсовая, диплом, контрольная)

Содержание

  • 1. Основные элементы многопортовых статических
  • КМОП ОЗУ
    • 1. 1. Многопортовые ячейки памяти
    • 1. 2. Выбор методов приема и передачи данных в критических цепях
    • 1. 3. Сравнительный анализ схем выборки и хранения данных
    • 1. 4. Адресный тракт
  • Выводы
  • 2. Переключательные и динамические характеристики ячеек памяти статических многопортовых
  • КМОП ОЗУ
    • 2. 1. Статические характеристики ячеек памяти
  • Однофазная запись: определение Uwoi и Uwio
  • Однофазная запись: определение Uboi и Ubio
  • Дифференциальные схемы
  • Основные результаты анализа переключательных характеристик ячеек памяти
    • 2. 2. Динамические характеристики ячеек памяти
  • Динамические характеристики однофазных схем в режиме чтения
  • Динамические характеристики дифференциальных схем в режиме чтения. ф Динамические характеристики ячеек памяти в режиме записи
  • Основные результаты анализа динамических характеристик
  • Выводы
  • 3. Линии связи в быстродействующих многопортовых ОЗУ
    • 3. 1. Битовые шины
  • Секционирование
  • Предзаряд битовых шин
  • Обработка приоритетности портов
  • Методика учета перекрестных помех в парафазных шинах при моделировании
    • 3. 2. Шины питания
  • Рекомендации по трассировке шин питания
  • Методика моделирования импульсных помех по шинам земли и питания
    • 3. 3. Влияние электромиграции на трассировку шин
    • 3. 4. Методика проектирования многопортовых статических ОЗУ с учетом влияния проводников
  • Выводы
  • 4. Практические результаты разработки многопортовых регистровых файлов
    • 4. 1. Архитектурные решения
  • Временная диаграмма регистрового файла
  • Варианты реализации регистрового файла
    • 4. 2. Некоторые схемотехнические решения
  • Усилитель чтения
  • Усилитель записи
    • 4. 3. Результаты проектирования
  • Быстродействие
  • Потребляемая мощность
  • Площадь
    • 4. 4. Система параметров, характеризующих качество многопортовых ОЗУ
  • Выводы

Подавляющее большинство современных вычислительных систем проектируется на основе процессоров с производительностью более 1 миллиарда операций в секунду. Такие процессоры базируются на архитектуре сверхдлинных команд VLIW (Very Long Instruction Word) или суперскалярной архитектуре. Сверхдлинная команда процессора на самом деле состоит из нескольких RISC-инструкций, каждая из которых задает операцию на своём исполнительном устройстве. Число таких команд равно количеству вычислительных устройств — от 8 до 20. В результате возникает серьёзная проблема: необходимо иметь устройство памяти (регистровый файл), которое будет обеспечивать обмен данными между всеми вычислительными устройствами. Такое же устройство необходимо и в суперскалярных микропроцессорах.

В работе [1] показано, что существуют три решения этой задачи:

1. общий однопортовый регистровый файл, подключенный к шине, объединяющей вычислительные устройства;

2. отдельный однопортовый регистровый файл для каждого устройства;

3. многопортовое ЗУ, к которому обеспечен одновременный высокоскоростной доступ.

Наиболее существенный недостаток первого варианта — это ограниченная пропускная способность общей шины. Чтобы преодолеть это ограничение, организовывается конвейерное выполнение команд различных устройств для оптимального использования ими общей шины. Это усложняет и программную, и аппаратную часть системы. Второй вариант позволяет преодолеть ограничения, свойственные первому. Однако он приводит к дублированию массивов ЗУ, то есть к увеличению площади и потребляемой мощности, и к появлению необходимости копирования данных после каждой операции во все регистровые файлы. Это тоже усложняет программную и аппаратную реализацию микропроцессора. Третий вариант наиболее привлекателен [2], однако его проектирование сложно из-за ограничений по площади и трудности в обеспечении высокого быстродействия [1]. Такое решение означает наличие нескольких полных и независимых наборов адресов, данных и логики чтения/записи, а также ячеек памяти, приспособленных к чтению/записи несколькими устройствами.

Возможные области применения многопортовых ЗУ помимо процессоров общего назначения включают специальные микропроцессорные системы реального времени для управляющих, графических и DSP-систем, а также векторные сопроцессоры для вспомогательных целей в компьютерах общего назначения [3]. Векторные вычисления тоже подразумевают проведение любой вычислительной работы с большим количеством одновременно выполняемых операций. Если в системе имеется память, позволяющая нескольким устройствам произвольно и асинхронно читать (или писать) по разным адресам в один момент времени и в один массив ЯП, то для процессов, которые могут выполняться параллельно, вычислительные устройства могут быть запрограммированы для одновременной работы с различными частями данных, хранящимися в ЗУ.

Во всех этих приложениях многопортовый регистровый файл играет роль и быстрого статического ОЗУ, и связки между вычислительными устройствами, обрабатывающими общие данные.

Принимая во внимание вышеизложенное, можно утверждать, что многопортовый регистровый файл является ключевым компонентом для обеспечения высокой пропускной способности при обмене данными, уменьшения длительности такта и/или возможности выполнения нескольких операций за такт. Он находится на так называемом «критическом пути» процессора, делая тем самым минимизацию своего времени доступа принципиально важной целью [4]. Операции обмена с памятью управляются непосредственно процессором после дешифрации инструкций. Регистровый файл отрабатывает команду со скоростью процессора, обычно за один такт. Поэтому высокопроизводительный процессор требует быстродействующего регистрового файла.

Для повышения производительности регистровые файлы обычно имеют всего несколько портов, например, два порта записи и один чтения [5, 6]. Появление суперскалярных и VLIW архитектур микропроцессоров, как уже упоминалось выше, привело к возникновению необходимости наличия большего числа портов. Это требование находится в противоречии с общими целями проектирования СБИС: получение высокой плотности размещения элементов на кристалле, высокой производительности и легкости тестирования.

Для преодрления этого противоречия предлагались различные подходы с использованием дорогостоящих технологий, таких как БиКМОП [5] или КМОП с несколькими значениями пороговых напряжений транзисторов [6]. Скорость операций чтения/записи также предлагалось повышать за счет применения сложной структуры многопортовой ячейки памяти, как описано в работе [7]. Однако желательно использовать максимально простую технологию (обычный КМОП) и схемотехнику, чтобы уменьшить затраты на изготовление и увеличить процент выхода годных. Поэтому в данной диссертации рассматривается только обычная КМОП технология с одним значением пороговых напряжений транзисторов.

В настоящее время разрабатываемые СБИС стали такими сложными, что проектировать их без сложных и дорогостоящих средств САПР практически невозможно. В работах [8, 9] показаны основные тенденции в развитии и применении систем автоматизированного проектирования. Традиционный маршрут проектирования выглядит следующим образом. Вначале создается принципиальная схема какого-либо блока, затем она моделируется при помощи таких средств, как, например, Star-HSPICE™ или Spectre™. Результаты моделирования используются либо для подгонки размеров транзисторов, либо для внесения изменений в схему устройства с последующим повторным моделированием. После получения требуемого быстродействия, потребляемой мощности и т. д. разрабатывается топология блока, из которой экстрагируются паразитные параметры. Эта параметры вносятся в схему, которая снова моделируется. Если соответствие результатов измерений требованиям, предъявляемым к блоку, сохранилось, то его проектирование считается завершенным.

Такой метод оправдывает себя при разработке устройств, к которым не имеется предельных требований по быстродействию, площади или потребляемой мощности. Если же такие требования есть, или проектируемая система обладает большой функциональной сложностью, то данный маршрут проектирования может вообще не обладать сходимостью по одному или нескольким параметрам [10, 11]. Это приводит к потере времени и, как следствие, определенного сегмента рынка. Следует также отметить, что, во-первых, современные программы моделирования, способные рассчитать схемы, состоящие из тысяч и десятков тысяч транзисторов, дорогостоящи и требуют больших вычислительных ресурсов, а во-вторых, модели транзисторов для современных технологий содержат большое количество параметров, зависящих от конкретного производителя, что делает невозможным машинный расчет без заключения договора с фабрикой.

В этой связи желательно иметь достаточно простые инженерные формулы, позволяющие на самых ранних стадиях проектирования оценить «на листке бумаги» возможность разработки блоков, лежащих на критическом пути, и способы улучшения их характеристик. Погрешность вычислений по этим соотношениям может быть не очень низкой (в пределах 10%), но они должны давать четкое представление о том, какой элемент схемы влияет в большей или меньшей степени на рассматриваемый параметр. А после того, как оценена реализуемость выбранной схемы и получено представление об имеющихся узких местах и резервах можно проводить моделирование с высокой точностью при помощи средств САПР.

Отдельные вопросы, касающиеся теории и практики ячеек и устройств памяти, помехоустойчивости и быстродействия тригтерных схем (в число которых входят и ЯП), синтеза цифровых устройств, физического проектирования и верификации, рассматривались отечественными и зарубежными учеными.

В литературе к моменту начала работы над диссертацией (2000 год) отсутствовали обобщенные показатели качества многопортовых ОЗУ, в полной мере отражающие их возможности с учетом присущих только им специфических параметров и особенностей. Не уделялось достаточного внимания передаче по битовым шинам сигналов малым перепадом, который позволяет существенно экономить мощность и повысить быстродействие. Была недостаточно проработана методика оценки влияния секционирования битовых шин на быстродействие, потребляемую мощность и площадь кристалла при использовании малого перепада напряжения для передачи данных. Отсутствовала простая методика моделирования возникающих из-за переключения большого количества блоков импульсных помех по шинам земли и питания без предварительного выполнения топологии и экстракции паразитных параметров.

Таким образом, получение инженерных соотношений, которые позволяют сделать вручную базовые оценки быстродействия, помехоустойчивости и прочих параметров отдельных блоков и всего многопортового регистрового файла, является актуальной научно-технической задачей.

Цель диссертации — разработка методологии проектирования многопортовых ОЗУ, основанной на приближенной оценке характеристик и позволяющей на ранних стадиях разработки проводить оптимизацию схем отдельных блоков и всего ОЗУ в целом с учетом влияния паразитных параметров линий связи.

Достижение данной цели предусматривает решение следующих задач:

1. выбор схемы основного элемента многопортового ОЗУ, многопортовой ячейки памяти, в процессе которого проводится исследование различных структур, их свойств и особенностей, сравнение по основным параметрам, уточнение существующих и получение новых математических выражений для оценки помехоустойчивости, быстродействия, мощности и площади;

2. определение наилучшего способа обмена данными между массивом запоминающих ячеек и периферийными устройствами регистрового файла с точки зрения быстродействия, помехоустойчивости и простоты реализации;

3. уточнение существующих и получение новых целевых функций для оптимизации структуры массива ячеек памяти. Целевые функции должны включать величины амплитуд и задержек передаваемых сигналов, а также площадь и потребляемую мощность схем, связанных различными шинами;

4. выбор оптимального напряжения и схемы предзаряда битовых шин для ячеек памяти, использующих малый логический перепад для передачи сигналов по битовым шинам;

5. разработку методики проектирования цепей питания и анализа на самых ранних этапах их работоспособности в соответствии с ограничениями, накладываемыми электромиграцией, предельно допустимым омическим падением напряжения и удобством трассировки на кристалле.

Основной научный результат работы состоит в развитии методологии проектирования статических многопортовых КМОП ОЗУ.

Научная новизна

1. Развита методология проектирования многопортовых ОЗУ, основанная на приближенной оценке характеристик ячеек ОЗУ и позволяющая сократить время проектирования и улучшить совокупность параметров ОЗУ.

2. Впервые введены обобщенные параметры качества, позволяющие более точно оценить параметры различных многопортовых ОЗУ.

3. Предложены новые целевые функции, позволяющие оценить и улучшить статические и динамические характеристики многопортовых ячеек памяти, а также снизить площадь и потребляемую мощность.

4. Подробно исследовано применение малого (порядка пороговых напряжений транзисторов) перепада напряжения на битовых шинах, который позволяет повысить быстродействие ОЗУ. Предложено и обосновано использование значения напряжения предзаряда, приблизительно равного пороговому напряжению n-МОП транзисторов, что позволяет уменьшить на 10% мощность, потребляемую этими схемами.

5. Для ячеек памяти, использующих малый перепад напряжения на битовых шинах, разработана методика оптимизации структуры массива памяти с учетом площади, потребляемой мощности, скорости нарастания и амплитуды сигнала на битовых шинах. Данная методика позволяет увеличить амплитуду передаваемых сигналов в 2 и более раз, уменьшить задержки, потребляемую мощность и площадь ОЗУ на 30. 50%.

6. Разработана методика учета влияния на передачу сигналов паразитных параметров линий связи и электромиграции на самых ранних этапах разработки, что позволяет проектировать цепи питания без нарушений целостности сигналов с первого раза.

Практическая ценность

Разработаны алгоритм вычислений и программа, реализующие предложенную в диссертации методику параметрической оптимизации принципиальных схем ячеек памяти и структуры массива ячеек памяти на основе полученных в диссертации целевых функций. Данная программа может использоваться как вычислительное ядро для создания компиляторов многопортовых статических ОЗУ.

Разработан простой алгоритм вычислений импульсных помех в цепях питания ОЗУ на этапе схемотехнического синтеза.

Реализация результатов диссертации

Диссертация выполнена на кафедре электроники МИФИ. Результаты диссертации были использованы в ОКР «Многопроцессорный вычислительных комплекс Эльбрус-ЗМ», проводимой в ИМВС РАН, что позволило сократить время разработки многопортовых ОЗУ (регистровых файлов) для микропроцессора общего назначения по сравнению с циклами разработки аналогичных зарубежных устройств фирм Intel и IBM.

На защиту выносится следующее

Обобщенные параметры качества многопортовых статических ОЗУ, позволяющие по совокупности основных параметров проводить объективное сравнение устройств данного класса.

Рекомендации по оптимизации и результаты оптимизации многопортовых ячеек памяти на основе предложенных целевых функций, учитывающие требования по быстродействию, минимизации потребляемой мощности и площади, а также учитывающие влияние паразитных параметров линий связи.

Метод повышения быстродействия и снижения потребляемой мощности многопортовых статических ОЗУ при использовании величин малых перепадов сигнала и величин напряжения предзаряда, близких к пороговым напряжениям транзисторов.

Секционирование битовых шин, сигнал по которым передается малым перепадом, для повышения быстродействия ОЗУ должно осуществляться установлением экстремума полученных целевых функций для оценки площади, быстродействия и потребляемой мощности массива памяти, а также амплитуды сигналов на битовых шинах.

Минимизацию импульсных помех в цепях питания ОЗУ на этапе схемотехнического синтеза следует осуществлять с учетом регулярности структуры ОЗУ, состоящей из ограниченного количества одновременно срабатывающих блоков.

Алгоритм и программа оптимизации параметров транзисторов ячеек памяти и структуры массива ячеек памяти на основе предложенных целевых функций.

Материал диссертации распределен по главам следующим образом.

В первой главе проводится обзор существующих методов проектирования и тенденций развития схемотехники ключевых блоков и цепей многопортовых ОЗУ. Рассматриваются способы повышения быстродействия и снижения потребляемой мощности.

Во второй главе проведен анализ статических и динамических характеристик ЯП с целью уточнения существующих соотношений для оценки помехоустойчивости, быстродействия, площади и потребляемой мощности и получения новых, пригодных для схем, использующих малый логический перепад на битовых шинах.

В третьей главе предложены методики учета влияния линий связи на передачу различных сигналов и способы, позволяющие уменьшить негативное влияние их паразитных параметров.

Четвертая глава посвящена результатам проектирования различных вариантов многопортового регистрового файла.

Выводы

1. Предложена временная диаграмма и архитектура регистрового файла, позволяющая его внутреннему конвейеру работать на частоте, в два раза более высокой по сравнению с частотой внешнего синхросигнала, что приводит, вопервых, к увеличению в 2 раза его быстродействия, а во-вторых, к уменьшению в 2 раза количества битовых шин и оборудования в дешифраторе адреса.

2. Предложены схемотехнические решения, позволяющие при использовании секционирования массива ЯП уменьшить количество усилителей чтения и записи в тракте данных регистрового файла в 2 раза по сравнению с известными решениями для секционированных массивов.

3. Предложена новая система обобщенных параметров качества, позволяющая проводить объективное сравнение многопортовых ОЗУ. На основании данных параметров показано, что разработанный на технологии 0,18 мкм многопортовый регистровый файл обладает параметрами, характеризующими быстродействие и площадь, лучшими в 1,19 и 1,79 раза соответственно, чем у аналогичных устройств, разработанных ведущими мировыми фирмами Intel и IBM.

Заключение

Основным научным результатом является развитие методологии проектирования быстродействующих многопортовых статических ОЗУ, что позволило решить важную задачу проектирования и разработки многопортовых регистровых файлов для микропроцессоров с повышенной производительностью.

Научные результаты диссертации заключаются в следующем:

1. Развита методика проектирования многопортовых ОЗУ, основанная на методах приближенной оценки ключевых характеристик, позволяющая сократить время проектирования и улучшить совокупность параметров ОЗУ.

2. Предложено и обосновано использование значения напряжения предзаряда, приблизительно равного пороговому напряжению п-МОП транзисторов, при применении малого перепада напряжения на битовых шинах ОЗУ, что позволило уменьшить на 10% мощность, потребляемую от источника предзаряда. Определено оптимальное значение напряжения предзаряда битовых шин для дифференциальных ячеек памяти, использующих малый логический перепад для обмена данными.

3. Впервые введены обобщенные коэффициенты качества, позволяющие осуществлять сравнение схемотехнических и топологических решений многопортовых ОЗУ и выработать рекомендации по их совершенствованию.

4. Предложены целевые функции, которые минимизируются в процессе разработки многопортовых ОЗУ при проведении параметрической оптимизации структуры массива ячеек памяти с целью уменьшения задержек, потребляемой мощности и площади массива ячеек памяти, а также увеличения амплитуды сигналов на битовых шинах, позволяющие оценить и улучшить статические и динамические характеристики ячеек памяти, использующих малый перепад на битовых шина.

5. Для многопортовых ячеек памяти, использующих малый перепад напряжения на битовых шинах, разработана методика оптимизации структуры массива памяти с точки зрения площади, потребляемой мощности, скорости нарастания и амплитуды сигнала на битовых шинах. Данная методика позволяет увеличить амплитуду передаваемых сигналов в 2 и более раз, уменьшить задержки, потребляемую мощность и площадь на 30.50%.

6. Разработана методика учета влияния паразитных параметров линий связи и электромиграции на передачу сигналов, а также методика моделирования импульсных помех, передаваемых по шинам земли и питания ОЗУ. Даны рекомендации по прокладке шин земли и питания с учетом электромиграции, удобства трассировки и заданного предельно допустимого падения напряжения на этих шинах.

Практическими результатами являются:

1. Разработка алгоритма и программы для ЭВМ, реализующих предложенную в диссертации методику параметрической оптимизации принципиальных схем ячеек памяти и структуры массива ячеек памяти на основе полученных в диссертации целевых функций. Данная программа использовалась при практической разработке макроблоков регистровых файлов и позволила выбрать оптимальную с точки зрения заданных параметров схему ячейки и структуру массива без многократного моделирования с помощью средств САПР. Программа может использоваться как вычислительное ядро для создания компиляторов многопортовых статических ОЗУ.

2. Разработка алгоритма вычислений импульсных помех в цепях питания ОЗУ на этапе схемотехнического синтеза.

3. Использование результатов диссертации при разработке микропроцессора в рамках ОКР «Многопроцессорный вычислительный комплекс Эльбрус-ЗМ», проводимой в ИМВС РАН, что позволило сократить время разработки многопортового ОЗУ (регистрового файла) для микропроцессора общего назначения по сравнению с циклами разработки аналогичных зарубежных устройств фирм Intel и IBM.

4. Разработка, полная верификация и характеризация топологии многопортового статического КМОП ОЗУ с применением предложенной в диссертации методологии проектирования. Разработанное ОЗУ информационной емкостью 256 слов по 64 разряда имеет 20 портов предназначено для работы на частоте 1 ГТц.

Показать весь текст

Список литературы

  1. Jolly R.D. A 9-ns, 1.4-Gigabyt/s, 17-Ported CMOS Register File // IEEE J. Solid-State Circuits. 1991. — Vol.26 -№ 10 — pp.1407−1412.
  2. Dual-port SRAM Simplify Communication In Computer Systems // Integrated Device Technology Application Note Mar. 1999 — AN-02.
  3. The IDT FourPort™ RAM Facilitates Microprocessor design // материалы сайта www.edtn.com/scribe/reference/appnotes/md007836.htm
  4. Khellah M.M. and Elmasry M.I. A Low-Power High-Performance Current-Mode Multiport SRAM // IEEE Trans. VLSI Syst. 0ct.2001. — Vol.9. — № 5 — pp.590 598.
  5. A 1.3ns 32×32 Three Port BiCMOS Register File / Chao S. et al. // Proc. 1994 Bipolar/BiCMOS Cir. Tech. Meeting 1994. -pp.91−94.
  6. A 500-MHz, 0.4-um CMOS, 32×32 3 port Register File / Nomura M. et al. // Proc. IEEE Custom 1С Conf. 1995. — pp. 151−154.
  7. Franch R.L., Ji J. and Chen C.L. A 640-ps, 0.25-um CMOS, 16×64-b Three Port Register File // IEEE J. Solid-State Circuits. 1997. — Vol.32 — № 8 — pp. 12 881 292.
  8. С.В., Смирнов Д. А. Средства автоматизированного проектирования и их использование при создании субмикронных КМОП СБИС // Электроника, микро- и наноэлектроника. Сб. научн. трудов М. :МИФИ, 2002. — С.47−50.
  9. И.В. Системы на кристалле: общее представление и тенденции развития // http://www.compitech.ru/html.cgi/arhiv/0106/stat48.htm
  10. Asato С. A 14-Port 3.8-ns 116-Word 64-b Read-Renaming Register File // IEEE J. Solis-State Circuits. 1995. — Vol.30. — № 11 — pp. 1254−1258.
  11. Hwang W., Joshi R.V. and Henkels W.H. A 500-MHz, 32-Word x 64-bit, Eight-Port Self-Resetting CMOS Register File // IEEE J. Solid-State Circuits. 1999. -Vol.34. -№l-pp.56−67.
  12. П.Г. Сравнительный анализ ячеек памяти статических многопортовых КМОП ЗУ с полным перепадом сигнала на битовых шинах // Электроника, микро- и наноэлектроника. Сб. научн. трудов. М.:МИФИ, 2001.-С.111−114.
  13. П.Г. Сравнительный анализ ячеек памяти статических многопортовых КМОП ЗУ с малым перепадом сигнала на битовых шинах // Электроника, микро- и наноэлектроника. Сб. научн. трудов. М.:МИФИ, 2001. — С.115−118.
  14. Multiport register file memoiy CELL configuration for read operation / Podlesny et al. // US Patent 5,657,291. Aug.12.1997.
  15. Исследование возможности создания и оценка характеристик 12 портового КМДП СОЗУ: Отчет о НИР / НПО «Расма» М., 1991. — 22с.
  16. Анализ и сравнение ячеек памяти на дополняющих МДП-транзисторах: отчет о НИР по теме № 77−3-174 за I-II этапы / М.:МИФИ, 1978. 73с.
  17. A Low-Leakage Dynamic Multi-Ported Register File in 0.13цш CMOS / Alvandpour A. et al. // Proc. of Int. Symp. Low-Power Electr. Des. 2001. -pp.68−71.
  18. A Low-Power High-Performance Current-Mode Multiport SRAM // IEEE Trans, on VLSI systems. 0ct.2001. — Vol.9. — № 5 — pp.590−598.
  19. Power Consumption Estimation in CMOS VLSI Chips / Lui D. et al. // IEEE J. Solid-State Circuits. 1994. — Vol.29. — № 6 — pp.663−670.
  20. Horowitz M. et al. High Speed Electrical Signaling: Overview and Limitations // IEEE Micro. 1998. — Vol.18. — № 1. — pp. 12−24.
  21. Zhang H., Yarghese G., Rabaey J. M. Low-swing On-Chip Signaling Techniques: Effectiveness and Robustness // IEEE Trans. VLSI Systems. 2000. — Vol.8. — № 3. — pp.264−272.
  22. Sub-l-V swing internal bus architecture for future low-power ULSI’s / Nakagome Y. et al. // IEEE J. Solid-State Circuits. 1993. — Vol.28. — № 4 — pp.414−419.
  23. Colsan R. and Jaroun B. A novel reduced swing CMOS bus interface circuit for high speed low power VLSI systems // Proc. IEEE Int. Symp. Circuits and Systems. -1994. Vol.4. — pp.351−354.
  24. А., Нага H. and Sacurai T. A Swing Restored Pass-Transistor Logic Based Multiply and Accumulate Circuit for Multimedia Applications // IEEE J. Solid-State Circuits. 1996. — Vol.31 -№ 6 — pp.804−809.
  25. Shubat A.S., Pretorius J.A. and Salama C.A. Differential Pass Transistor Logic in CMOS Technology // Electronic Letters. 1986. — Vol.22. — pp.294−296.
  26. Sacurai Т., Kavaguchi H. and Kuroda T. Low Power CMOS Design Through Vth Control and Low-Swing Circuits // Proc. IEEE ISLPED'97. Aug. 1997 — pp. 1−6.
  27. Г. В., Погребной Ю. Л. Методика разработки КМОП БИС с малыми логическими перепадами // Зарубежная электроника. Успехи современной радиоэлектроники. 2002. — № 7. — С.25−35.
  28. В.Д., Баринов В. В. Сверхбольшие интегральные микросхемы оперативных запоминающих устройств. М.: Радио и связь, 1991. 220с.
  29. Logic Gates Delay vs. Technology Scaling / De V. et al // Proc. of Int. Symp. Low-Power Electr. Des. 1999. — pp. 163−168.
  30. Improved Sense-Amplifier-Based Flip-Flop: Design and Measurements / Nicolic B. et al // IEEE J. Solid-State Circuits. 2000. — Vol.35 — № 6 — pp.876−884.
  31. Comparative Delay and Energy of Single Edge-Triggered & Dual Edge-Triggered Pulsed Flip-Flops for High-Performance Microprocessors / Tschanz J. et al. // ISLPED Dig. Tech. Papers. 2001. — pp. 147−152.
  32. Stojanovic V., Oklobdzija V. Comparative analysis of master-slave latches and flip-flops for high-performance and low-power systems // IEEE J. Solid-State Circuits. 1999. — Vol.34 — № 4 — pp.536−548.
  33. Основы импульсной и цифровой техники / В. В. Гусев, Л. Г. Зеличенко, К. В. Конев и др. М.: Сов. Радио, 1975. — 440с.
  34. Unger S.H. and Tan C. Clocking schemes for high-speed digital systems // IEEE Trans. Comput. 1986. — Vol. C-35. -pp.880−895.
  35. A 2.2W, 80MHz superscalar RISC microprocessor / Gerosa G., et al. // IEEE J. Solid-State Circuits 1994. — Vol.29. — № 12 — pp. 1440−1452.
  36. Flow-Through latch and edge-triggered flip-flop hybrid elements / Partovi H. et al. // ISSCC Dig. Tech. Papers. 1996. — pp. 138−139.
  37. Klass F. Semi-dynamic and dynamic flip-flops with embedded logic // 1998 Symp. VLSI Circuits Dig. Tech. Papers 1998. — pp.108−109.
  38. Circuit Techniques in a 266-MHz MMX-enabled processor / Draper D. et al. // IEEE J. Solid-State Circuits 1997. — Vol.32. — № 11 — pp. 1650−1664.
  39. A 200 MHz 13 mm² 2-D DST macroCELL using sense amplifier pipeline flip-flop scheme / Matsui M. et al. // IEEE J. Solid-State Circuits. 1994. — Vol.29. -№ 12-pp. 1482−1491.
  40. Ко U., Hill A., and Balsara P.T. Design Techniques for high-performance, energy-effisient control logic // ISLPED Dig. Tech. Papers. Aug. 1996.
  41. Г. Я., Стахин В. Г., Рождественский О. А. Интегральные триггерные элементы высокочастотных навигационных БИС // «Электроника, микро- и наноэлектроника» Сб. научн. трудов. М.:МИФИ, 2001. С. 12−19.
  42. Metastability in CMOS Library Elements in Reduced Supply and Technology Scaled Applications / Portmann C.L. et al. // IEEE J. Solid-State Circuits. 1995. — Vol.30, -pp.39−46.
  43. Experimental Study of Threshold Voltage Flufuation Due To Statistical Variation of Channel Dopant Number In MOSFET’s / Muzuno T. et al. // IEEE Trans. El. Dev. 1998. — Vol.41 — pp.2216−2221.
  44. The Impact of Stochastic Dopant And Interconnect Distributions On Gigascale Integration / Mendl J.D. et al. // IEEE Int. Solid-State Circuits Conf. Dig. Tech. Papers. 1997. — pp.232−233.
  45. Amrutur B.S. and Horowitz M. A. Speed and Power Scaling of SRAM’s // IEEE J. Solid-State Circuits. 2000. — Vol.35 — № 2 — pp. 175−185.
  46. П., Хилл У. Искусство схемотехники: В 3-х томах: Т.2. Пер. с англ. -М:Мир, 1993.-371с.
  47. Sutherland I.E. and Sproull R.F. Logical effort: Designing for speed on The back of The envelope // Advanced Res. VLSI. 1991. — pp. 1−16.
  48. A 833-Mb/s 2.5-V 4-Mb double-data-rate SRAM / Park H.C. et al. // IEEE Int. Solid-State Circuits. Conf. Dig. Tech. Papers. 1998. -pp.356−357.
  49. A 1.8ns access, 550 MHz 4.5 Mb CMOS SRAM / Nambu H. et al. // IEEE Int. Solid-State Circuits. Conf. Dig. Tech. Papers. 1998. — pp.360−361.
  50. Worst-Case Static Noise Margin Criteria for Logic Circuits and Their Mathematical Equivalence // IEEE J. Solid-State Circuits 1983. — Vol. SC-18.-№ 6. — pp.803−806.
  51. Stability and SER analysis of Static RAM CELLs // IEEE J. Solid-State Circuits -1985. Vol. SC-20.- № 1. — pp.383−390.
  52. Analysis of Metastable Operation in RS CMOS Flip-Flops // IEEE J. Solid-State Circuits 1987. — Vol. SC-22.- №i. pp.57−64.
  53. Static-Noise Analysis of MOS SRAM CELLs // IEEE J. Solid-State Circuits -1987. Vol. SC-22.- № 5. — pp.748−754.
  54. Электронные приборы: учебник для вузов / В. Н. Дулин, Н. А. Аваев, В. П. Демин и др.- под ред. Г. Г. Шишкина. 4-е изд., перераб. и доп. — М.:Энергоатомиздат, 1989. — 496 с.
  55. Uemura J. P. Circuit Design for CMOS VLSI.-Kluver Academic Publishers, 1992, — 845c.
  56. A.H. Методы и средства определения SPICE-параметров моделей КМО транзисторов. // Электроника, микро- и наноэлектроника. Сб. научн. трудов-М.:МИФИ, 2003. -С.74−79.
  57. Cadence SPICE Reference Manual Cadence Design Automation Inc., 1998.
  58. Star-HSPICE Manual-Avant! Corp., 1999.
  59. Зи С. Физика полупроводниковых приборов: в 2-х томах. Пер. с англ. 2-е перераб. и доп. изд. — М.:Мир, 1984. — Т. 2. — 456 с.
  60. И.П. Основы теории транзисторов и транзисторных схем. Изд. 4-е, перераб. и доп. М.: Энергия, 1977. 672с.
  61. М.Я. Справочник по высшей математике. М.: Наука, 1975. -872с.
  62. Ю.М. Особенности расчета ячеек памяти на дополняющих МДП-транзисторах //Ядерная электроника. Под ред. Т. М. Агаханяна. Вып.5. — М.: Атомиздат, 1975, с.33−38.
  63. Г. Б. Таблицы интегралов и другие математические формулы М: Наука, 1973.-228 с.
  64. В.Г. Динамическая помехоустойчивость триггерных элементов быстродействующих многофункциональных интегральных схем: Автореф. дисс. канд. техн. наук. М., 2001. — 24с.
  65. Maliniak D. The Shifting Sands Of DSM Characterization // Electronic Design. -5 Nov. 2001. — pp.55−62.
  66. The national Technology roadmap for semiconductors. Semiconductor Industry Assotiation, San Jose, CA 1997.
  67. Iwai H. CMOS Technology Year 2010 and Beyond // IEEE J. Solid-State Circuits — 1999. — Vol. 34.- № 3. — pp.357−366.
  68. Л.Н., Воробьев Н. В., Шишкевич А. А. Расчет элементов цифровых устройств / под. ред чл.-корр. Л. Н. Преснухина М.: Высшая Школа, 1991.-518 с.
  69. G.E. Moor. Progress in digital integrated circuit // IEDM Tech. Dig. 1975. -№ 12. -p. 11
  70. Д.М., Геццо M., Пимли Дж.М. Направления перспективной технологии: субмикронные КМОП схемы и их технологии // ТИИЭР, 1987. — Т.26. — № 3. — С.93−120.
  71. Г. Дж., Юй А.Й.С., Хауз Д. Л. Тенденции развития микропроцессорной техники // ТИИЭР. 1987. — Т.26. — № 3. — С.5−28.
  72. Н.Г. Повышение быстродействия цепей выборки статических КМДП БИС ОЗУ схемотехническими методами: Дисс. канд. техн. наук. М: 1988.-181с.
  73. Сверхбольшие интегральные микросхемы оперативных запоминающих устройств / В. В. Баринов, А. С. Березин, В. Д. Вернер и др.- Под ред. В. Д. Вернера. М.: радио и связь, 1991. — 272с.
  74. А.В., Кириченко П. Г., Кристовский Г. В. Терентьев Ю.И. Многопортовый регистровый файл: проблемы и способы их решения // Зарубежная электроника. Успехи современной радиоэлектроники. — 2002. -№ 7. С. Зб-44.
  75. Synopsys Design Compiler User Guide Synopsys Inc. — 2001.
  76. O.A. Синтез электрических схем цифровых устройств с использованием современных САПР // Электроника, микро- и наноэлектроника. Сб. научн. трудов М.:МИФИ, 2001. — С.53−56.
  77. Ю.М., Кармазинский А. Н., Коваленко В. А. Схемотехнический синтез ЦУ: учеб. пособие М.: МИФИ, 1988. — 44с.
  78. А.Н. Анализ и синтез цифровых устройств: учеб. пособие — М.: МИФИ, 1989.-67с.
  79. В.А., Захаров С. М. Характеристики электромагнитных наводок в линиях связи микропроцессоров // Зарубежная электроника. Успехи современной радиоэлектроники. 2002. — № 7. — С.4−11.
  80. Т. А., Татур В. Е. Анализ электрических цепей. В 2 т. -М.:МЭИ, 1997.-Т.2. 234 с.
  81. В.А. Особенности искажения сигналов миллимитрового диапазона длин волн, распространяющихся в неоднородных линиях связи УБИС // Зарубежная электроника. Успехи современной радиоэлектроники. 2002. -№ 7. — С.36−44.
  82. Blaauw D. et al. Design And Analysis Of Power Distribution Networks I I Design Of High Performance Microprocessor Circuits / A. Chandrakasan, W.J. Bowhill, F. Fox. IEEE Press, 2001. — pp.499−522.
  83. C.B., Герасимов Ю. М. Будущее КМОП СБИС // Электроника, микро- и наноэлектроника. Сб. научн. трудов М.:МИФИ, 2002. — С. 12−19.
  84. Н.В. Проектирование микротопологии КМОП СБИС в среде САПР CADENCE // Электроника, микро- и наноэлектроника. Сб. научн. трудов-М.:МИФИ, 1999. -С.32−34.
  85. П.Г. Паразитные параметры линий связи и способы уменьшения их воздействия при разработке цифровых СБИС // Электроника, микро- и наноэлектроника. Сб. научн. трудов -М.:МИФИ, 2002. -С. 18−20.
  86. A Third Generation SPARC V9 64-b Microprocessor / Heald R. et al. // IEEE J. Solid-State Circuits. Nov.2000. — Vol.35 — № 11 — pp. 1526−1538.
  87. TSMC Online // http://online.tsmc.com 2002.
  88. Pamunuwa D. and Tenhunen H. Repeater Insertion To Minimize Delay in Coupled Interconnects // Proc. Of The 14th Int. Conf. On VLSI Design. 2001.
  89. П.Г. Программа поиска оптимальных параметров ячеек памяти статических многопортовых КМОП ОЗУ // Электроника, микро- и наноэлектроника. Сб. научн. трудов. М.: МИФИ, 2003. — С.84−87.
  90. Armutur B.S. and Horowitz M.A. A Replica Tecnique for Wordline and Sense Control in Low-Power SRAM’s // IEEE J. Solid-State Circuits. 1998. — Vol.33. -№ 8-pp. 1208−1219.
  91. УТВЕРЖДАЮ Директор ИМВС РАН1. АКТо внедрении и использовании результатов диссертационной работы Кириченко П.Г.
  92. Быстродействующие многопортовые статические КМОП ОЗУ"
  93. Настоящим актом подтверждается факт внедрения и использования результатов диссертационной работы Кириченко П. Г. «Быстродействующие многопортовые статические КМОП ОЗУ» в ходе выполнения ОКР «Многопроцессорный вычислительный комплекс «Эльбрус-ЗМ».
  94. Результаты и рекомендации диссертационной работы Кириченко П. Г. были использованы при разработке структуры, схемотехники и топологии микропроцессора «Эльбрус-ЗМ».
  95. Настоящий акт выдан для предоставления в диссертационный совет
  96. Д 002 078 01 при ИППМ РАН.
  97. Заведующий лабораторией, д.т.н.1. Ю.Х. Сахин
Заполнить форму текущей работой

Сессия? Спокойно!