Помощь в написании студенческих работ
Антистрессовый сервис

Методы и устройства децимации сигнала с повышенным быстродействием для цифрового спектрального анализа

Диссертация: Методы и устройства децимации сигнала с повышенным быстродействием для цифрового спектрального анализа
ДиссертацияПомощь в написанииУзнать стоимостьмоей работы

Задача физического исполнения любого цифрового узла после этапа его проектирования всегда связана с преодолением некоторых дополнительных технико-экономических сложностей. К ним можно отнести конструктивные особенности, связанные с разводкой плат с одним и более числом слоев, топологическим размещением микросхем на плате, выбором корпусов микросхемэлектрические параметры, определяемые в первую… Читать ещё >

Методы и устройства децимации сигнала с повышенным быстродействием для цифрового спектрального анализа (реферат, курсовая, диплом, контрольная)

Содержание

  • ГЛАВА 1. МЕТОДЫ ДЕЦИМАЦИИ И СПЕКТРАЛЬНОГО АНАЛИЗА В СОВРЕМЕННЫХ УСТРОЙСТВАХ ЦИФРОВОЙ ОБРАБОТКИ СИГНАЛОВ
    • 1. 1. Методы и устройства прореживания цифрового потока
    • 1. 2. Реализация методов цифрового спектрального анализа на основе быстрого преобразования Фурье
    • 1. 3. Анализ характеристик элементной базы для реализации алгоритмов децимации и вычисления спектральной оценки
    • 1. 4. Выводы по главе 1
  • ГЛАВА 2. ОПТИМАЛЬНОЕ ПОСТРОЕНИЕ КАСКАДОВ ЦИФРОВЫХ ФИЛЬТРОВ-ДЕЦИМАТОРОВ НА ПЛИС
    • 2. 1. Результаты моделирования и предварительных расчетов
    • 2. 2. Теоретический поиск оптимальных вариантов построения двухкаскадных структур фильтров-дециматоров
      • 2. 2. 1. Исследование двухкаскадной структуры с точки зрения обеспечения минимума ОТП
      • 2. 2. 2. Исследование двухкаскадной структуры с точки зрения обеспечения минимума УВС
    • 2. 3. Практическая реализация фильтров-дециматоров на ПЛИС
      • 2. 3. 1. Основные функциональные узлы ПЛИС, используемые при фильтрации и децимации сигнала
      • 2. 3. 2. Структурные схемы фильтров-дециматоров с несколькими умножителями
      • 2. 3. 3. Методика практической реализации двухкаскадного фильтра-дециматора
    • 2. 4. Выводы по главе 2
  • ГЛАВА 3. РЕАЛИЗАЦИЯ АЛГОРИТМОВ ЦИФРОВОГО СПЕКТРАЛЬНОГО АНАЛИЗА НА ПЛИС НА ОСНОВЕ БПФ
    • 3. 1. Оценка вычислительных затрат при использовании «бабочки» БПФ с различным основанием
      • 3. 1. 1. Оценка для алгоритма БПФ с основанием
      • 3. 1. 2. Оценка для алгоритма БПФ с основанием
    • 3. 2. Оценка вычислительных затрат для различных методов спектрального анализа
      • 3. 2. 1. Оценка для метода Бартлетта
      • 3. 2. 2. Оценка для метода Уэлша
      • 3. 2. 3. Графическое представление результатов
    • 3. 3. Выводы по главе 3
  • ГЛАВА 4. РАЗРАБОТКА ВЫЧИСЛИТЕЛЬНЫХ УЗЛОВ ДЛЯ РЕАЛИЗАЦИИ НА ОСНОВЕ ПРОГРАММИРУЕМОЙ ЛОГИКИ
    • 4. 1. Проектирование фильтра-дециматора
    • 4. 2. Проектирование модуля спектральной оценки
    • 4. 3. Выводы по главе 4

Современный подход к проектированию и разработке аппаратуры любого назначения предполагает широкое использование методов цифровой обработки сигналов (ЦОС), при которых информационные сигналы представляются и обрабатываются в цифровой форме. Важное место среди разнообразия алгоритмов ЦОС занимает задача цифрового спектрального анализа. Задача спектральной оценки цифрового сигнала может быть ключевой для ряда возможных применений, таких как обработка изображений, анализ звуковых и речевых сигналов, мониторинг данных измерений в сейсмографии, медицинской и технической диагностике, телеметрии. При этом интерес представляют как вопросы выбора наиболее эффективного алгоритма для конкретного применения, так и задачи оценки и оптимизации вычислительных затрат. На сегодняшний день для вычислений спектра широко используется алгоритм дискретного преобразования Фурье.

Реализация алгоритма цифрового спектрального анализа, как правило, связана с необходимостью поиска оптимальных вариантов решения для каждого применения. Так, из-за конечной протяженности входного сигнала часто проявляется эффект «растекания» спектра. Данный эффект связан с тем, что если значения начальных и конечных отсчетов сигнала сильно различаются, при периодическом повторении на стыках сегментов возникают скачки, из-за которых спектр сигнала расширяется [18]. Для снижения влияния краевых эффектов применяется предварительное взвешивание входной выборки сигнала определенным окном, что увеличивает вычислительные затраты [115]. Другой классической проблемой спектрального анализа является получение спектра, с одной стороны удовлетворяющего требуемому частотному разрешению, а с другой — временному (скорости вычисления спектра), так как простое увеличение длины выборки входных временных отсчетов неизменно приводит к уменьшению частоты получения спектральных оценок. Возможным компромиссом в данном случае может стать вычисление спектральных периодограмм для входных временных выборок, взаимно перекрывающих друг друга. Необходимо отметить, что подобный способ также предъявляет дополнительные требования к цифровому вычислителю спектра (увеличение числа и быстродействия умножителей, усложнение алгоритма работы модуля).

В качестве одного из методов оптимизации вычислительных затрат часто используют предварительные и параллельные вычисления. При этом в случае быстрого преобразования Фурье (БПФ) используют как сокращение количества выборок коэффициентов [56], так и параллельное использование нескольких ядер преобразования [66, 73]. Отметим, что в последнем случае требуются дополнительные решения на аппаратном уровне как, например, обеспечение синхронизации вычислений или необходимость использования многопортовых запоминающих устройств. Надо подчеркнуть, что перечисленные решения (взвешивание, перекрытие и усреднение выборок, параллельные вычисления) зачастую используются одновременно, что существенно осложняет не только оптимизацию вычислительных затрат, но и собственно их оценку.

Одним из возможных подходов к снижению вычислительной сложности является использование модуля децимации сигнала, снижающего скорость цифрового потока. Однако, данное решение неизменно приводит к ограничению полосы частот анализируемого сигнала по сравнению с полосой исходного сигнала, поэтому возможность использования модуля цифрового дециматора основывается на априорной избыточности исходного сигнала. Сущность децимации или прореживания цифрового сигнала заключается в снижении частоты следования входных отсчетов в определенное число раз. Однако, непосредственную децимацию цифрового сигнала, как правило, не проводят, так как если в спектре исходного сигнала содержатся частоты, превышающие половину новой частоты дискретизации, это приводит к эффекту наложения (элайзинга) в спектре выходного сигнала. Для устранения этого эффекта перед дециматором сигнала ставят цифровой фильтр нижних частот (антиэлайзинговый фильтр). На практике для оптимизации вычислительных затрат задачи цифровой фильтрации и децимации сигнала стараются совмещать, а подобные устройства называют фильтрами-дециматорами (ФД).

Существует ряд подходов к реализации цифровых ФД, среди которых можно отметить интегро-дифференцирующие структуры без умножителей [42], КИХ и БИХ-фильтры [59, 81, 25], многокаскадные структуры [11]. Наибольший интерес представляет реализация на основе КИХ-фильтра, так как в отличие от структур с обратными связями данные фильтры обладают линейной фазовой характеристикой. При этом в случае проектирования фильтров с узкой переходной полосой частотной характеристики актуальной становится проблема существенного увеличения вычислительных затрат. Оптимизация вычислений может достигаться разными способами. В данной работе проведены исследования характеристик метода разделения структуры фильтра на несколько каскадов как наименее изученного и представляющего наибольший интерес.

Необходимость обработки высокоскоростного цифрового потока в масштабе реального времени приводит к тому, что модули ФД реализуют, как правило, аппаратно с использованием специализированных процессоров (Digital Down Convertor, DDC), сигнальных процессоров общего применения (Digital Signal Processor, DSP), либо на основе устройств программируемой логики (ПЛИС, FPGA).

Существующие микросхемы DDC и DSP имеют жесткую архитектуру и оптимизированы для решения конкретных задач, например в сотовой связи [27]. Для более широкого и многофункционального использования параметры процессоров малоприемлемы. Применение ПЛИС, напротив, благодаря гибкой архитектуре, открывает широкие возможности для достижения как высокой эффективности обработки сигнала, так и оптимизации вычислений [118].

Таким образом, главной целью диссертационной работы является оптимизация элементов вычислительной техники, решающих задачи децимации и спектрального анализа цифрового сигнала в масштабе реального времени, на основе разработки новых методов снижения вычислительной сложности, параллельной обработки данных и оценки результатов вычислений.

Для достижения поставленной цели в работе решаются следующие задачи:

1. Разработка многокаскадных цифровых децимирующих фильтров, реализующих различные распределения коэффициентов децимации.

2. Теоретический анализ оптимального распределения коэффициентов децимации в двухкаскадной структуре с точки зрения минимизации вычислительных затрат и затрат памяти.

3. Разработка структуры цифровых ФД с гибкой организацией параллельных вычислений.

4. Разработка структур для реализации вычислителя периодограммной спектральной оценки.

5. Вывод количественных соотношений, устанавливающих связь между основными параметрами спектральной оценки и характеристиками элементной базы.

6. Экспериментальное исследование разработанных научно-технических решений и применение полученных результатов при разработке ФД и модуля спектральной оценки с предопределенными требованиями.

Диссертационная работа состоит из введения, 4-х глав, заключения, 2-х приложений и списка использованной литературы.

4.3 Выводы по главе 4.

Задача физического исполнения любого цифрового узла после этапа его проектирования всегда связана с преодолением некоторых дополнительных технико-экономических сложностей. К ним можно отнести конструктивные особенности, связанные с разводкой плат с одним и более числом слоев, топологическим размещением микросхем на плате, выбором корпусов микросхемэлектрические параметры, определяемые в первую очередь рассеиваемой мощностью и потребляемым токома также экономические факторы, зависящие как от конструктивных решений, так и электрических показателей устройства. Так, например, реализация, основанная на микросхемах с шариковыми выводами и использующая многослойные печатные платы, существенно увеличивает себестоимость конечного продукта. Вместе с тем необходимо отметить, что физическая реализация любого проекта во многом определяется и требуемыми аппаратными затратами, также определяющими стоимость изделия.

Данная глава призвана продемонстрировать непосредственное применение методик и оценок, рассмотренных в главах 2 и 3. При заданной частоте следования входных отсчетов и характеристике фильтра на основе одной из предложенных полифазных моделей фильтра-дециматора была спроектирована конкретная двухкаскадная структура с минимизацией затрат памяти. При проектировании узла спектральной оценки были продемонстрированы способы применения соотношений, полученных в 3 главе. Так, с одной стороны было показано, как с помощью ограничения параметров спектра удается добиться снижения аппаратных затрат до требуемого предела, определяемого выбранной микросхемой. С другой стороны было продемонстрировано, как на основе заданных аппаратных затрат конкретной микросхемы можно добиться максимально возможного увеличения одного из параметров спектральной оценки.

ЗАКЛЮЧЕНИЕ

.

Главной задачей данной работы было изучение вопроса эффективного и оптимального построения тракта предварительной цифровой обработки сигнала, обеспечивающей снижение скорости цифрового потока и вычисление спектральной оценки. Включение модуля цифровой фильтрации-децимации сигнала перед вычислителем спектра ставит задачу максимального снижения вычислительной сложности цифрового спектроанализатора. Однако, вследствие того, что прореживание цифрового потока приводит к уплотнению спектра цифрового сигнала, стоит отметить, что в данном случае использование фильтра-дециматора возможно лишь в случае необходимости спектрального анализа в ограниченной полосе частот.

В данной работе отдельно рассмотрены вопросы построения двух основных узлов рассматриваемого тракта — цифрового фильтра-дециматора и цифрового спектроанализатора. Было установлено, что для эффективной реализации данных узлов в качестве наиболее подходящей аппаратной базы следует использовать программируемые логические интегральные схемы. Именно с помощью ПЛИС в полной мере удается реализовать все результаты, достигнутые в работе. К основным результатам работы можно отнести: вклад в развитие теории ЦОС в отношении построения многокаскадных фильтров-дециматоровразработку методики построения двухкаскадного фильтра-дециматора с минимизацией вычислительных затрат и затрат памятиразработку гибких структур фильтров-дециматоров и спектроанализаторов, реализующих все преимущества параллельных вычисленийвывод для предложенных спектроанализаторов соотношений, устанавливающих связь между затратами ресурсов и основными параметрами спектраа также подробное рассмотрение вопросов практического использования данных методических разработок. Перечисляя полученные результаты, с практической точки зрения важно особо выделить в них экономическую ценность. Именно минимизация затрат ресурсов позволяет сократить используемую аппаратную базу, упростить ее технологическое исполнение, что в любом случае приводит к удешевлению конечного продукта.

Исследования, проведенные в данной работе, позволили не только решить часть научных и технических задач, выработав для практического использования конкретные методические рекомендации, но и обозначили некоторые новые проблемы и направления для дальнейшего научного поиска. Так, остается открытым вопрос эффективного построения многокаскадных структур типа интерполятор-фильтр-дециматор, понижающих скорость цифрового потока в нецелое число раз, требует дальнейших исследований вопрос построения эффективных структур фильтра-дециматора с числом каскадов более двух, вызывает интерес также эффективная реализация параллельных вычислений при разработке не только периодограммных, но и кореллограммных спектроанализаторов.

Показать весь текст

Список литературы

  1. П. В. Последовательные интерфейсы ПК. Практика программирования. -СПб.: БХВ-Петербург, 2004. 496 е.: ил.
  2. Э., Джервис Б. Цифровая обработка сигналов: практический подход, 2-е издание.: Пер. с англ. М.: Издательский дом «Вильяме», 2004.
  3. Р. Быстрые алгоритмы цифровой обработки сигналов: Пер. с англ. М.: Мир, 1989.-448 е., ил.
  4. Р. «Введение в цифровую фильтрацию» . М.: Мир, 1976.
  5. ., Рэйдер Ч. Цифровая обработка сигналов. Пер. с англ., под ред. А. М. Трахтамана. М., «Сов. радио», 1973, 368 с.
  6. JI.M., Матюшкин Б. Д., Поляк М. Н. Цифровая обработка сигналов: Справочник М.: Радио и связь, 1985. — 312., ил.
  7. И. С. Радиотехнические цепи и сигналы: Учебник для вузов. 4-е изд., перераб. и доп. — М.: Радио и связь, 1986. — 512 е.: ил.
  8. Гук М. Аппаратные интерфейсы ПК. Энциклопедия. СПб.: Питер, 2002. — 528 е.: ил.
  9. Г., Ватте Д. «Спектральный анализ и его приложения». М.: Мир, 1971.
  10. Дьяконов В.П. MATLAB 6.5 SP1/7 + Simulink 5/6. Обработка сигналов и проектирование фильтров. М.: СОЛОН-Пресс, 2005. — 576 е.: ил.
  11. Ю.Н., Кошекова Б. В. Идентификационный алгоритм децимации сигналов// Журнал радиоэлектроники. 2010. № 6. с. 1−14
  12. Марпл-мл C.JI. Цифровой спектральный анализ и его приложения / Пер. с англ. -М.: Мир, 1990.
  13. Г., Пиани Д. Цифровые системы автоматизации и управления. СПб .: Невский Диалект, 2001. — 557 е.: ил.
  14. А. В. Применение цифровой обработки сигналов. М.: Мир, 1980.
  15. А. В., Шафер Р. В. Цифровая обработка сигналов: Пер. с англ./ Под ред. С. Я. Шаца. М.: Связь, 1979. — 416 е., ил.
  16. Дж. Цифровая связь. Пер. с англ. / Под ред. Д. Д. Кловского. М.: Радио и связь. 2000. — 800 е.: ил.
  17. Рабинер JL, Гоулд Б. Теория и применение цифровой обработки сигналов. Пер. с англ. Зайцева A.JI. и др. Под ред. Ю. Н. Александрова. М.: Мир, 1978.
  18. А.Б. Цифровая обработка сигналов: Учебник для вузов. 2-е изд. СПб.: Питер, 2006. — 751 е.: ил.
  19. . Цифровая связь. Теоретические основы и практическое применение. Изд. 2-е, испр.: Пер. с англ. М.: Издательский дом «Вильяме», 2003. — 1104 с.: ил.
  20. Е.А., Шейнин Ю. Е. Проектирование цифровых систем на VHDL. СПб.: БХВ-Петербург, 2003. — 576 е.: ил.
  21. В.И. Статистическая радиотехника. М.: Радио и связь, 1982.
  22. А.М., Трахтман В. А. Основы теории дискретных сигналов на конечных интервалах. М., «Сов. радио», 1975, 208 с.
  23. ., Стирнз С. Адаптивная обработка сигналов: Пер. с англ. М.: Радио и связь, 1989.-440 е.: ил.
  24. Р.В. Цифровые фильтры. Пер. с англ. / Под ред. А. М. Трахтмана М.: Сов. радио, 1980. 224 е., ил.
  25. Abed К.Н., Nerurkar S.B. Low power and hardware efficient decimation filter // ШЕЕ Wireless Communications and Networking Conference. 2003. No. 1. P. 454−459
  26. Almas M., Younus M. and Basit A. A Linear Dimension Reduction Technique for Face Recognition // Proceedings of The 2005 International Conference on Security and Management. 2005. P 524−524
  27. Analog Devices. AD6620. Datasheet, www.analog.com
  28. Atmel. AT40K FPGA IP Core The Fast Fourier Transform (FFT) Processor. Application Note, http://www.atmel.com/dyn/resources/prod documents/doc 1 132.pdf
  29. Bhardwaj M., Min R. and Chandrakasan A.P. Quantifying and enhancing power awareness of VLSI systems // IEEE Transactions on VLSI Systems. 2001. Vol 9. No.6. P. 757 772
  30. Bi G., Jones E.V. A pipelined FFT processor for word-sequential data // IEEE Transactions on Acoustics, Speech, and Signal Processing. 1989. Vol. 37. No. 12, P. 1982−1985
  31. Black M., Zeytinoglu M. Computianally efficient wavelet packet coding of wide-band stereo audio signals // Proceedings of the International Conference on Acoustics, Speech, and Signal Processing. 1995. Vol. 5. P. 3075−3078
  32. Bolic M. Architectures for Efficient Implementation of Particle Filters // Stony Brook University. Ph.D. dissertation. 2004.
  33. Bone R.T. FPGA Design of a Hardware Efficient Pipelined FFT Processor // Wright State University. MS dissertation. 2005.
  34. Chan S. C., Liu W., Ho K.L. Multiplier less perfect reconstruction modulated filterbanks with sum-of-power-of-two coefficients // IEEE Signal Processing Letters. 2001. Vol. 8. No. 6. P.163−166
  35. Chen G., Guo L. The FPGA Implementation Of Kalman Filter // Proceedings of the 5th WSEAS Int. Conf. On Signal Processing, Computational Geometry & Artifical Vision. 2005. P. 61−65 http://www.wseas.us/e-library/conferences/2005malta/papers/499−146.pdf
  36. Chen Y., Lin Y., Lee C. A block scaling FFTJFFT Processor for WiMAX Applications // Solid-State Circuits Conference. 2006. P. 203−206
  37. Chmelar E. The Test and Diagnosis of FPGAs // Department of Electrical Engineering of Stanford University. Ph.D. dissertation. 2004.
  38. Compton K. L. Architecture Generation of Customized Reconfigurable Hardware // Evanston, Illinois. Ph.D. dissertation. 2003.
  39. Davis J. S. An FPGA-Based Digital Logic Core for Ate Support and Embedded Test Applications // The Academic Faculty Georgia Institute of Technology. Ph.D. dissertation. 2003.
  40. Dick C., Harris F. J. Configurable Logic for Digital Communications: Some Signal Processing Perspectives // IEEE Communications Magazine. 1999. Vol. 37. No. 8. P. 107−111
  41. Donadio M.P. CIC Filter Introduction.2000. http://www.mikrocontroller.net/attachment/51 932/cic2.pdf
  42. Fares H., Rebai C., Le Gal В., Dallet D. Optimized Decimation Structure for Complex Bandpass sigma-delta modulator in Wideband Receiver // 13th Workshop on ADC Modelling and Testing. 2008.
  43. Farooq U., Jamal H., Khan A. Realization of IIR Decimation Filters Based on Merged Delay Transformation // Hindawi Publishing Corporation Research Letters in Signal Processing. 2007. Vol 2007. Article Ш 53 296.
  44. Ghouwayel A.A., Louet Y., Palicot J. Complexity evaluation of a re-configurable butterfly with FPGA for software radio systems // IEEE International Symposium on Personal, Indoor and Mobile Radio Communications. 2007. No. 1 P. 57−61
  45. Glowacz A., Glowacz W. Sound recognition of DC machine with application of FFT and backpropagation neuronal network // Proceedings of 6th IEEE International Symposium on Diagnostics for Electric Machines, Power Electronics and Drivers. 2007. P. 138−141
  46. Glowacz Z., Zdrojewski A. Spectral Analysis of Signals of Commutator DC Motor // Proceedings of XVII International Conference of Electrical Machines. 2006. No. 656. P. 1−4.
  47. Graham P. S. Logical Hardware Debuggers for FPGA-Based Systems // Department of Electrical and Computer Engineering, Brigham Young University. Ph.D. dissertation. 2001.
  48. Gunawan T.S., Ambikairajah E. A new forward masking model for speech engancement // Proceedings of IEEE International Conference on Acoustics, Speech, and Audio Signal Processing. 2006. Vol. 1. P. 149−152.
  49. Hampson G. A Possible 100 MSPS Altera FPGA FFT Processor. 2002. http://esl.eng.ohio-state.edu/~rstheory/iip/fftproc.pdf
  50. Handa M. Online Placement and Scheduling Algorithms for Reconfigurable Systems // Department of Electrical & Computer Engineering and Computer Science University of Cincinnati. Ph.D. dissertation. 2004
  51. Hauck S. Multi-FPGA Systems // University of Washington. Ph.D. dissertation. 1995
  52. Herman O., Rabiner R.L., Chan D.S.K. Practical Design rules for optimum finite impulse response digital filters // Bell System Technical J. 1973. Vol. 52. N.6 P. 769−799.
  53. Hewlitt R.M. Canonical Signed Digit Representation for Fir Digital Filters // IEEE Workshop on Signal Processing Systems. 2000. SiPS 2000. P.416−426
  54. Hsu Y., Lin S. Parallel-computing approach for FFT implementation on digital signal processor (DSP) // World Academy of Science, Engineering and Technology. 2008. Vol.42. P. 587−591
  55. Hu X., DeBrunner L.S., DeBrunner V. An efficient design for FIR filters with variable precision // Proc. 2002 IEEE Int. Symp. on Circuits and Systems. 2002. Vol.4. P.365−368.
  56. Huang Z., Ercegovac M.D. Two-dimensional signal gating for low-power array multiplier design // IEEE International Symposium on Circuits and Systems. IEEE Computer Society, Washington DC., USA. 2002. Vol.1. P. 489−492
  57. Johansson H., Wanhammar L. High-speed recursive digital filters based on the frequency-response masking approach // IEEE Transactions, Circuits and Systems II: Analog and Digital Signal Processing. 2000. Vol.47. P. 48−61
  58. Kabal P., Sayar B. Performance of fixed-point FFT’s: rounding and scaling considerations // Proceedings of the IEEE International Conference on Acoustics, Speech and Signal Processing. 1986. P. 221−224
  59. Kang C. High Performance PSK Demodulator in FPGA for Wireless Communication Receivers // Innovate Integration, http://www.innovative-dsp.com/solutions/II IP core psk demodulator. pdf
  60. Kannan M., Srivatsa S. Hardware Implementation Low Power High Speed FFT Core // The International Arab Journal of Information Technology. 2009. Vol.6. No. l
  61. Karro J. E. Algorithmic and Theoretical Problems Related to the Physical Design of Three Dimensional Field Programmable Gate Arrays // Faculty of the School of Engineering and Applied Science University of Virginia. Ph.D. dissertation. 2000.
  62. Kastner R. Synthesis Techniques and Optimizations for Reconfigurable Systems // University of California. Ph.D. disseration. 2002
  63. Katkoori S. Behavioral Profiling Based High Level Power Estimation Methodologies for VLSI ASIC ASIC and FPGA Synthesis // Department of Electrical & Computer Engineering and Computer Science University of Cincinnati. Ph.D. dissertation.
  64. Kee H., Petersen N., Kornerup J., Bhattacharyya S.S. Systematic Generation of FPGA-Based FFT Implementations // Proceedings of the International Conference on Acoustics, Speech and Signal Processing. 2008. P. 1413−1416
  65. Khalid M. Routing Architecture and layout synthesis for multi-FPGA systems // Department of Electrical and Computer Engineering, University of Toronto. Ph.D. dissertation. 1999.
  66. Khan J.B. Energy Management for Battery-Powered Reconfigurable Computing Platforms // Department of Electrical & Computer Engineering and Computer Science University of Cincinnati. Ph.D. dissertation. 2004
  67. Kim M., Lee S. Design of dual-mode digital down converter for WCDMA and cdma2000 // ETRI Journal. Vol. 26. Num. 6. 2004
  68. Lee C., Kim J., Hyeon S., Choi S. FPGA Design to support a CORBA Component // Proceedings of the SDR 08 Technical Conference and Product Exposition. 2008. http://groups.sdrforum.org/download.php?sid=996
  69. Lee S. Routing Algorithms for Field-Programmable Gate Arrays // The University of Texas at Austin. Ph.D. dissertation. 2003
  70. Liang C., Huang X. Mapping Parallel FFT Algorithm onto SmartCell Coarse-Grained Reconfigurable Architecture // IEICE Trans. Electron. 2010. Vol. E93-C. No.3. P. 407−415
  71. Lim Y.C., Yang R., Li D., Song J. Signed-power-of-two term allocation scheme for the design of digital filters // IEEE Transactions on Circuits and Systems П. 1999. Vol.46. P. 577 584
  72. Lin M., Tsai G., Tu Y., Chang Т., Lin C. FPGA-based Spectrum Analyzer with High Area Efficiency by Goertzel Algorithm // Proceedings of the Congress on Image and Signal Processing. 2008. Vol.1. P. 157−159
  73. Lu W., Sevcenco A. Design of Optimal Decimation and Interpolation Filters for Low Bit-Rate Image Coding // Asia Pacific Conference on Circuits and Systems. 2006. P. 378−381
  74. Mahesh R., Vinod A.P. Reconfigurable low complexity FIR filters for software radio receivers // IEEE International Symposium on Personal, Indoor and Mobile Radio Communications. 2006. No. 1. P. 1231−1235
  75. Meier P.C.H., Rutenber R.A., Carley L.R. Inverse polarity techniques for highspeed/low-power multipliers // International Symposium on Low Power Electronics and Design. IEEE Computer Society. 1999. P. 264−266
  76. Memik S.O., Katsaggelos A.K., Sarrafzadeh M. Analysis and FPGA Implementation of Image Restortion under Resource Constraints // IEEE Transactions on Computers. 2003. Vol.52. No.3. P. 390−399
  77. Miller R. Fundamentals of Radar Signal Processing // IEEE Signal Processing Magazine. 2005. P. 100−101
  78. Mitra S.K. Digital Signal Processing. A Computer-Based Approach // McGraw Hill. New York. 2005. 972 pages
  79. Mittal S., Ali Khan M.Z., Srinivas M.S. Area efficient high speed architecture of Bruun’s FFT for software defined radio // IEEE Global Telecommunications Conference. 2007. No. 1. P. 3109−3113
  80. Moffatt C., Mattsson A. Computationally efficient IFFT/FFT approximations for OFDM // IEEE Military Communications Conference. 2007. No. 1. P. 3027−3033
  81. Nash G. A high performance scalable FFT // IEEE Wireless Communications and Networking Conference. 2007. No. 1. P. 2210−2215
  82. National Instruments. Combining PLC and FPGA architectures. Automation & Control Technical. 2006. http://www.eepublishers.co.za/images/upload/Combining%20PLC.pdf
  83. Noseworthy J., Ku J. Standard interfaces for FPGA components // IEEE Military Communications Conference. 2007. No. 1. P. 868−872
  84. Ong S. Automatic Mapping of Graphical Programming Applications to Microelectronic Technologies // The University of Tennessee, Knoxville. Ph.D. dissertation. 2001.
  85. Pan W., Qin K., Chen Y. An adaptable multilayer fractional Fourier transform approach for image registration // IEEE Trans. Pattern Anal. Machine Intell. 2009. Vol.31. P. 400−413
  86. Park J., Diniz P., Shayee K.R.S. Performance and Area Modeling of Complete FPGA Designs in the Presence of Loop Transformations // IEEE transactions on Computers. 2004. Vol.53. No.ll.P.1420−1435
  87. Plaut B.C. Theoretical and Algorithmic Approaches to Field-Programmable Gate Array Partitioning//The University of Tennessee, Knoxville. Ph.D. dissertation. 1999.
  88. Prakash S., Venkatasubramanyam D.V., Krishnan В., Nagendra R. Compact Field Programmable Gate Array (FPGA) Controller For Aircraft/Aerospace Structures // Proceedings of the International Conference on Aerospace Science and Technology. 2008. June 26−28
  89. Quinnell R.A. User-configurable FPGA modules boost PXI system versatility // Test & Measurement World. 2010. May 1
  90. Ravi S., Rajan B. FPGA Based Hardware Implementation of Image Filter With Dynamic Reconfiguration Architecture // International Journal of Computer Science and Network Security. 2006. Vol.6. No. 12. P. 121 127
  91. Reves X., Marojevic V., Gelonch A., Ferrus R. The cost of an abstraction layer on FPGA devices for software radio applications // IEEE International Symposium on Personal, Indoor and Mobile Radio Communications. 2004. No.l. P. 1942−1946
  92. Ruckdeschel H., Dutta H., Hanning F., Teich J. Automatic FIR Filter Generation for FPGAs // Embedded Computer Systems: Architectures, Modeling And Simulation. 5th International Workshop, SAMOS 2005, Proceedings. 2005. Vol.3553. P. 51−61
  93. Saini V., Singh В., Devi R. Area Optimization of FIR Filter and its Impementation on FPGA // International Journal of Recent Trends in Engineering. 2009. Vol.1. No.4 P. 55−58
  94. Sangangam W., Srithorn P., Kerdchuen T. An Implementation of a FPGA based FFT for Power System Harmonic Identification // GMSARN International Conference on Energy Security and Climate Change: Problems & Issues in GMS. 2009. Nov. 25−27
  95. Sansaloni Т., Perez-Pascual A., Vails J. Area-efficient FPGA-based FFT processor // Electronic Letters. 2003. Vol.39. P. 1369−1370
  96. Shanthal S., Kulkarni S.Y. High Speed and Low Power FPGA Implementation of FIR Filter for DSP Applications // European Journal of Scientific Research. 2009. Vol. 31. No.l. P. 19−28
  97. Sharma A. Place and Route Techniques for FPGA Architecture Advancement // University of Washington. Ph.D. dissertation. 2005
  98. Shimizu K., Hirai S. Realtime and Robust Motion Tracking by Matched Filter on CMOS + FPGA Vision System // IEEE International Conference on Robotics and Automation. 2007. P. 788−793
  99. Sukhsawas S., Benkrid K. A high-level implementation of a high performance pipeline FFT on Virtex-E FPGAs // Proceedings of the IEEE Computer Society Annual Symposium on VLSI. 2004. P.229−232
  100. Suleiman A., Saleh H. Hussein A., Akopian D. A Family of Scalable FFT Architectures and an Implementation of 1024-Point Radix-2 FFT for Real-Time Communications // IEEE International Conference on Computer Design. 2008. P. 321−327
  101. Tang Y., Jiang Y., Wang Y. Reduce FFT memory reference for low power applications. IEEE International Conference on Acoustics, Speech and Signal Processing. 2002. P. III-3204 -III-3207
  102. Turin G.L. An Introduction to Digital Matched Filters // Proceedings of the IEEE. 1977. Vol.64. No.7. P. 1093−1112
  103. Tzimiropoulos G., Stathaki T. Robust FFT-Based Scale-Invariant Image Registration // IEEE Transactions on Pattern Analysis and Machine Intelligence. 2010. Vol. 32. P. 1899−1906
  104. Vendra N., Chaluvadi K. Decimation Filter for the VACS Platform // Department of Microelectronics and Information Technology. Master of Science Thesis. Royal Of Technology. Stockholm, Sweden. 2006
  105. Wang A., Chandrakasan A.P. Energy-Aware Architectures for a Real-Valued FFT Implementation // Proceedings of the 2003 international symposium on Low power electronics and design. 2003. P.360−365
  106. Wang Y., An J., Gunawan T.S., Ambikairajah E. Speech Enhancement Using Temporal Masking in the FFT Domain // Proceedings of the 11th Australian International Conference on Speech Science & Technology. 2006. P. 228−232
  107. Wasenmuller U., Brack Т., Wehn N. Analysis of communications and implementation performance of FFT based carrier synchcronization of BPSKQPSK bursts // Advances in Radio Science Kleinheubacher Berichte. 2008. Vol.6. P. 95−100.
  108. Wold E.H., Despain A.M. Pipeline and parallel-pipeline FFT processors for VLSI implementation // IEEE Transactions on Computers. 1984. Vol. 33. No.5. P. 414−426
  109. Xu S., Zhang Y., Pham D., Lambare G. Antileakage Fourier transform for seismic data regularization // Geophysics. 2005. Vol. 70. No. 4. P. V87-V95
  110. Zavacky J., Mihalik J., Kapinos M. Resampling of an image by block-based interpolation or decimation with compensation // Radioengineering. 2000. Vol.9. No.2. P. 18−24
  111. Zhang G., Chen F. Parallel FFT with CORDIC for ultra wide band // 15th IEEE International Symposium on Personal, Indoor and Mobile Radio Communications. 2004. Vol. 2. No. l.P. 1173−1177
  112. Zhou В., Peng Y., Hwang D. Pipeline FFT Architectures Optimized for FPGAs // International Journal of Recofigurable Computing. 2009. Vol. 2009. Article Ш 219 140. 9 pages
Заполнить форму текущей работой

Сессия? Спокойно!