Помощь в написании студенческих работ
Антистрессовый сервис

Методы логического и логико-временного анализа для САПР нанометровых КМОП СБИС

Диссертация: Методы логического и логико-временного анализа для САПР нанометровых КМОП СБИС
ДиссертацияПомощь в написанииУзнать стоимостьмоей работы

Статический временной анализ (СВА) предназначен для оперативной оценки быстродействия комбинационных блоков в синхронных цифровых схемах. Цель СВА — найти множество критических путей в комбинационных блоках для последующей оценки периода и частоты функционирования схемы. СВА является реальной возможностью решить указанную задачу, хотя решение и является зачастую излишне пессимистичным, т. е… Читать ещё >

Методы логического и логико-временного анализа для САПР нанометровых КМОП СБИС (реферат, курсовая, диплом, контрольная)

Содержание

  • Глава 1. Обзор и формализация основных моделей логического и логико-. временного анализа
    • 1. 1. Основные понятия, термины, определения
    • 1. 2. Формализация модели КМОП-схемы
    • 1. 3. Обобщенный метод декомпозиции КМОП-схемы с разветвлёнными цепями земли и питания
    • 1. 4. Формирование многоуровневой графовой модели КМОП-схемы
    • 1. 5. Структурная интерпретация графа булевых функций в классе стандартных КМОП-вентилей
    • 1. 6. Обобщение булевой алгебры для многозначной логики
    • 1. 7. Разработка метода рекурсивно-вычисляемых атрибутов для анализа числовых характеристик ИС
    • 1. 8. Выводы
  • Глава 2. Анализ логических корреляций в цифровых схемах
    • 2. 1. Анализ логических корреляций в схеме на основе метода импликаций
    • 2. 2. Преимущества и недостатки метода импликаций
    • 2. 3. Адаптация метода резолюций для анализа логики цифровой КМОП-схемы
    • 2. 4. Редукция системы логических ограничений на основе обобщенного метода исключений Гаусса
    • 2. 5. Модифицированная генерация логических импликаций в методе резолюций
    • 2. 6. Разработка графовой модели логических ограничений КМОП-схемы
    • 2. 7. Разработка алгоритма генерации списков импликаций в методе 109 резолюций
    • 2. 8. Разработка алгоритма распространения логических импликаций в методе резолюций
    • 2. 9. Полный алгоритм генерации ограничений на основе метода резолюций
    • 2. 10. Экспериментальные результаты применения метода резолюций
    • 2. 11. Выводы
  • Глава 3. Разработка методов временного и логико-временного анализа цифровых КМОП-схем
    • 3. 1. Обнаружение ложных путей в статическом временном анализе на основе логических импликаций
    • 3. 2. Разработка алгоритмов быстрого анализа задержек для межсоединений
    • 3. 3. Разработка алгоритмов статистического временного анализа с учетом вариаций фронтов и нагрузок
    • 3. 4. Выводы
  • Глава 4. Анализ помех в цифровых КМОП-схемах, основанный на методе резолюций
    • 4. 1. Метод резолюций, модифицированный для анализа помех цифровой КМОП-схемы
    • 4. 2. Анализ помехоустойчивости цифровых схем типа «домино»
    • 4. 3. Анализ помех, влияющих на задержку в цифровых СБИС
    • 4. 4. Выводы
  • Глава 5. Разработка методов многоуровневого анализа быстродействия цифровых
  • КМОП СБИС
    • 5. 1. Обзор современных стандартов проектирования библиотек элементов СБИС
    • 5. 2. Разработка эффективных алгоритмов характеризации логических элементов
    • 5. 3. Разработка эффективных алгоритмов характеризации элементов памяти
    • 5. 4. Статический временной анализ на основе CCS / ECSM моделей
    • 5. 5. Разработка алгоритмов электрического моделирования на основе CCS ECSM моделей вентиля
    • 5. 6. Реализация и практические результаты
    • 5. 7. Выводы
  • Глава 6. Характеристика программного обеспечения и экспериментальные результаты
    • 6. 1. Состав разработанного программного комплекса
    • 6. 2. Экспериментальные результаты по применению алгоритмов анализа и генерации логических ограничений
    • 6. 3. Экспериментальные результаты по применению логических ограничений для анализа ложных путей
    • 6. 4. Экспериментальные результаты по анализу задержек в межсоединениях
    • 6. 5. Экспериментальные результаты по статистическому анализу быстродействия
    • 6. 6. Результаты численных экспериментов по анализу помех с использованием метода резолюций
    • 6. 7. Результаты анализа помех для «домино"-схем
    • 6. 8. Результаты анализа помех, влияющих на задержку
    • 6. 9. Реализация методов многоуровневого моделирования быстродействия и практические результаты
    • 6. 10. Выводы

Актуальность темы

.

Диссертационная работа посвящена исследованию проблем проектирования цифровых СБИС, возникших при переходе на субмикронные и глубоко субмикронные технологии с размером транзистора 0.1 микрона и ниже.

Основной тенденцией развития интегральных микросхем является постоянное уменьшение минимальных размеров, в пределах которых может быть достигнуто успешное формирование элементов и межсоединений на кристалле. Ключевым параметром в современных технологиях является минимальный размер затвора транзистора, который уменьшается примерно в 1,5 раза каждые два года [1]. На рубеже тысячелетий началось производство с применением технологических норм 130, 90 и 65 нм. К 2007 году ведущие западные микроэлектронные компании освоили массовое производство для технологий с нормой 65нм, начали разработки проектов для технологий с нормой 45нм, а также разработку перспективных библиотек и функциональных блоков для технологий с нормой 32нм.

Аналогичные тенденции также находят свое выражение в планах развития отечественной микроэлектроники. В подпрограмме «Развитие электронной компонентной базы» Федеральной целевой программы «Национальная технологическая база» на 2007;2011 г. г. предусматривается разработка базовых технологий производства, технологии проектирования и конструктивно-технологических решений библиотеки логических и аналоговых элементов, запоминающих устройств, сложных функциональных блоков для различных типов СБИС с топологическими размерами глубоко субмикронного уровня (0,2 — 0,1 мкм и ниже).

В связи с уменьшением топологических размеров, повышением степени интеграции СБИС и сокращением сроков проектирования возникают принципиально новые требования к проектированию СБИС. Однако на протяжении нескольких последних десятилетий возможности моделирования постоянно отставали от темпов развития технологий и потребностей электронной промышленности. Современные технологические возможности, а именно, появление глубоко субмикронных и нанометровых технологий, а также увеличение количества технологических слоев, привели к появлению новых функциональных требований к моделированию. Размеры элементов СБИС приблизились к физическим пределам, и на поведение цифровых схем существенное влияние стали оказывать аналоговые эффекты: помехи емкостных связей межсоединений, сопротивление шин питания и земли, индуктивность и взаимная индукция межсоединений. Если раньше все эти эффекты анализировались на заключительном этапе верификации проекта, после проектирования топологии, то теперь их необходимо учитывать уже на ранних стадиях логического проектирования и размещения элементов. Таким образом, с переходом на глубоко субмикронные и нанометровые технологии повысилась актуальность смешанного и многоуровневого моделирования, сочетающего в себе логические, схемотехнические и топологические методы.

Существующие коммерческие САПР не обеспечивают достаточный уровень надежности и достоверности проектирования при решении ряда проблем, связанных с анализом и оптимизацией проектов в соответствии с новыми технологическими и функциональными требованиями. Актуальные проблемы проектирования требуют решения задач логического и логико-временного анализа с уточненной оценкой всей текущей проектной информации. Переход на уровень нанометровых технологий с размером транзистора 100 нм и ниже порождает ряд принципиально новых проблем, не решенных в существующих САПР СБИС. К ним, прежде всего, можно отнести:

• Высокий удельный вес межсоединений в расчете задержек и потребляемой мощности.

• Высокий удельный вес ошибок в точности воспроизведения технологических размеров и параметров и, как следствие, необходимость учета вариаций (т.е. неопределенности) технологических и схемных параметров.

• Большие вычислительные затраты при точном анализе проектов на электрическом и топологическом уровне.

Появление этих проблем делает необходимым разработку принципиально новых подходов и методов решения задач проектирования.

Использование известных алгоритмов для решения возникших задач затруднено, в частности, из-за разного характера моделей для различных аспектов описания схемы: логического, схемотехнического, топологического. Возникает потребность в создании методов и алгоритмов, обеспечивающих решение новых проблем на стыке традиционно разделяемых областей, этапов или уровней проектирования.

Диссертационная работа направлена на решение перечисленных актуальных проблем и посвящена исследованию методов автоматизации проектирования на стыке традиционно разделяемых аспектов, этапов и уровней проектирования.

Состояние проблемы.

Традиционный маршрут проектирования цифровых КМОП СБИС включает в себя последовательное независимое решение задач анализа на этапах функционального, логического, схемотехнического, топологического проектирования [2, 32−34]. При этом логический анализ должен обеспечить не только верификацию логических функций, но и гарантировать отсутствие различных рисков сбоя. При переходе на глубоко субмикронные и нанометровые технологии вероятность сбоя возрастает, и ключевой проблемой логического анализа становится проблема детального учета различных схемотехнических и топологических эффектов на логику работы и на быстродействие схемы. Кроме того, переход к новым технологиям кардинально увеличивает цену ошибки, поскольку возрастает стоимость пробной партии интегральных схем.

Наибольшую точность при решении возникших новых проблем могли бы обеспечить методы схемотехнического моделирования всего проекта на предельно низком транзисторном уровне (типа Spice [37]). Однако верификация сложного проекта на уровне точного схемотехнического моделирования невозможна из-за большой размерности задачи. Попытки совместить скорость логического моделирования с точностью схемотехнического моделирования привели к появлению различных гибридных систем смешанного логико-электрического моделирования. Как и в случае точного электрического моделирования, большинство таких систем основано на анализе поведения схемы для заданной последовательности сигналов на первичных входах. Проблема состоит в том, что достоверный анализ может гарантированно обеспечить лишь полное моделирование для различных вариантов входных последовательностей, число которых растет экспоненциально с числом входов.

Противоположными свойствами обладают специализированные методы логического уровня, ориентированные на анализ верхней возможной оценки той или иной характеристики схемы. К числу таких характеристик относятся, в частности, максимально-возможная задержка, максимально-возможная помеха, максимально-возможная потребляемая мощность, максимально-возможный скачок напряжений (IR-drop) и др. Речь идет о методах, ориентированных на анализ худшего случая, гарантирующих оценку сверху, какими бы ни были входные воздействия. В последние несколько лет специализированным методам такого класса уделялось много внимания в литературе. Наибольшее распространение в реальных маршрутах проектирования получили следующие подсистемы, основанные на таком подходе:

• подсистемы статического временного анализа (СВА) для верхней оценки задержек на основе поиска критических путей (PrimeTime фирмы Synopsys и СТЕ Encounter фирмы Cadence);

• подсистемы для оценки влияния помех емкостных связей межсоединений на логику работы и быстродействие схемы (Celtic-NDC (Cadence), PrimeTime-Sl (Synopsys)).

Статический временной анализ (СВА) предназначен для оперативной оценки быстродействия комбинационных блоков в синхронных цифровых схемах. Цель СВА — найти множество критических путей [77] в комбинационных блоках для последующей оценки периода и частоты функционирования схемы. СВА является реальной возможностью решить указанную задачу, хотя решение и является зачастую излишне пессимистичным, т. е. приводит к завышенным оценкам, поскольку не учитывается логика работы схемы. В ряде публикаций [71−76] предпринимались попытки учесть логику, т. е. решить задачу истинности или ложности критического пути. Однако эти методы не нашли широкого применения в коммерческих системах, поскольку сама такая задача является NP-полной, и не существует эффективных алгоритмов для схем большой размерности. Для преодоления этой проблемы в системах Prime Time, Encounter предусмотрен интерфейс ручного указания ложных путей, который не может быть эффективен для сложных схем большой размерности.

Аналогичная проблема связана с анализом влияния емкостных связей межсоединений на логику работы и быстродействие схемы. Для перспективных глубоко субмикронных и нанометровых технологий до 60−80% полной емкости межсоединений составляет емкость межпроводниковых связей. Это приводит к резкому возрастанию помех (паразитных сигналов), индуцируемых в проводниках другими (соседними) проводниками. Эта тенденция приводит к возрастающей потребности в алгоритмах и программах анализа помех в цифровых СБИС [91−94]. При анализе помех узел, в котором рассматривается помеха, обычно называют «узлом-жертвой», тогда как соседние узлы, индуцирующие помеху, называют «узлами-агрессорами». «Узел-жертва» и группа «узлов-агрессоров» вместе образуют кластер. Наиболее простой вид анализа помех исходит из предположения о том, что все «узлы-агрессоры» могут переключаться одновременно и в одном направлении [91, 93]. Однако получаемая при этом оценка максимальной помехи обычно является чрезмерно пессимистической. Она может быть уточнена различными способами. В коммерческих САПР реализованы методы, основанные на результатах статического временного анализа (Celtic-NDC (Cadence), PrimeTime-SI (Synopsys)). Первые попытки учесть логику работы схемы при анализе помехоустойчивости были предприняты в работах [92, 95−96], однако они не были реализованы в промышленных системах из-за большой вычислительной сложности.

Таким образом, можно говорить о двух противоположных подходах к оценке быстродействия, помехоустойчивости, мощности, пикового тока, и др. Нижнюю и наиболее точную оценку дают методы полного электрического или логико-электрического моделирования для заданных входных последовательностей. Однако эти методы не могут обеспечить полноту и надежность проектирования для схем с большим числом внешних входов. С другой стороны, специализированные методы, ориентированные на поиск верхней оценки, обеспечивают полноту и надежность проектирования, однако не гарантируют достоверности результата. Их результаты часто являются излишне пессимистичными, поскольку не учитывается логика работы схемы.

В этой связи одной из главных задач диссертации является разработка комплекса математических алгоритмов, ориентированных на повышение достоверности и надежности логико-временного анализа и логического анализа с учетом влияния помех межсоединений. Задача решается на основе метода анализа и распространения логических ограничений в схеме, предложенного в работах с участием автора [3−10, 78, 80, 118−119].

Известно, что даже ответ на вопрос о существовании или отсутствии какого-либо одного конкретного логического ограничения представляет собой проблему большой сложности. Такая проблема известна в литературе, как SAT-проблема (Satisfactory problem) [56−59, 127]. Известно, что k-SAT проблема является NP-полной при к>2 [56−59] и имеет полиномиальную сложность при к=2 [56]. Есть много подходов для решения этой проблемы, например, метод проб с возвратами (Backtracking) [60], метод локальных проб (автор метода — Smallmark), метод рекурсивного обучения (Recursive Learning) [61,62, 107] и др. Однако все алгоритмы полного решения SAT-проблемы эффективны лишь для схем небольшой размерности.

В диссертационной работе предлагается иной подход. А именно, вместо решения NP-полной проблемы для конкретных ограничений, предлагаются быстрые методы целенаправленного поиска и генерации большого количества логических ограничений для решения конкретных прикладных задач оценки задержек и помех. Прообразом такого подхода послужил метод распространения простых логических импликаций (ПЛИ), предложенный в работах Bobba S., Hajj I.N. [103] для учета логики работы схемы при решении задачи оценки максимального суммарного пикового тока в схеме. Дальнейшее развитие метод простых логических импликаций получил в работах с участием автора при первых попытках учесть логику работы схемы в анализе помехоустойчивости [4, 78]. Была показана эффективность таких методов применительно к комбинационным цифровым схемам, состоящим из относительно небольших DCCC (DC connected component, или подсхем, связанных по постоянному току). Однако при применении этих методов к промышленным схемам возникал ряд проблем:

• Проблема упорядочения вентилей для схем с цепями обратной связи, некомбинационной логикой, двунаправленными входами/выходами.

• Проблема экстракции логики для DCCC со многими выходами и DCCC большого размера.

• Огромное количество ПЛИ (простых логических импликаций), особенно в присутствии резистивных деревьев (сеток) и деревьев инверторов/буферов.

• Трудности, связанные с учетом импликаций более сложных, чем ПЛИ (3-ЛИ, 4-ЛИ,., N-ЛИ).

Теоретическое развитие, обобщение и внедрение в практику логического и логико-временного анализа метод учета логического ограничений в сочетании с точными моделями библиотечных элементов получил в работах автора, вошедших в диссертацию [3−10, 41−43, 48, 80, 97, 105, 108, 118−119].

Цель диссертационной работы.

Целью диссертационной работы является разработка математических моделей, алгоритмов и программных средств логического и логико-временного анализа цифровых КМОП СБИС, обеспечивающих радикальное ускорение и повышение надёжности проектирования интегральных микросхем, разрабатываемых на основе перспективных глубоко субмикронных и нанометровых технологий.

Объект исследования.

Объектом исследования является задача автоматизации проектирования интегральных микросхем. Предметом исследования является процесс автоматизированного проектирования цифровых СБИС.

Задачи исследования.

Основная задача работы состоит в разработке и исследовании методов логического и логико-временного анализа КМОП СБИС, обеспечивающих решение комплекса новых проблем, возникающих при переходе на технологии с размером транзистора 100 нм и ниже, и включающих в себя, прежде всего, проблемы учета радикально возросшего влияния межсоединений на быстродействие и логику работы схемы, а также необходимость учета вариаций технологических и схемотехнических параметров.

Для достижения поставленной цели и преодоления перечисленных выше проблем в диссертационной работе был выбран подход, направленный на повышение достоверности логического и логико-временного моделирования и основанный на уточнённом анализе аналоговых эффектов в цифровой схеме с учётом логических ограничений. Для реализации такого подхода были определены следующие задачи:

1)Разработка и исследование эффективных методов анализа логических корреляций в КМОП-схеме, в том числе для схем на транзисторном уровне, восстановленных из топологии.

2)Разработка новых методов анализа быстродействия цифровых СБИС, обеспечивающих эффективный и точный расчет задержек межсоединений и позволяющих учитывать специфические особенности современных технологий проектирования.

3) Разработка и исследование методов анализа влияния емкостных связей межсоединений на логику работы и быстродействие цифровой СБИС.

4) Разработка производительных методов характеризации библиотек, в том числе с учетом вариаций различных параметров, а также с использованием современных форматов описания библиотечных элементов, ориентированных на уточнённый анализ межсоединений.

5) Разработка новых методов логико-электрического анализа быстродействия на основе современных стандартов проектирования библиотек элементов, ориентированных на уточнённый анализ межсоединений.

6)Программная реализация и проведение численных экспериментов.

Методы исследования.

В диссертационной работе для решения поставленных задач используются методы булевой алгебры, аппарат теории множеств, теория графов, теория вероятностей, теория языков программирования.

Научная новизна.

Научная новизна диссертационной работы заключается в теоретическом обобщении по представлению решения комплекса проблем логического, логико-электрического и логико-временного моделирования цифровых КМОП СБИС, разрабатываемых на основе перспективных глубоко субмикронных и нанометровых технологий.

— Предложен новый метод анализа логических ограничений в КМОП-схеме на основе правила резолюций, включающий в себя: правила формирования исходной системы логических ограничений на транзисторном уровне, в том числе для схем, восстановленных из топологииправила редукции системы логических ограниченийэффективный алгоритм сложности 0(Nlog (N)) для быстрого распространения логических ограничений вдоль схемы.

— Разработана теоретико-графовая модель системы логических ограничений на основе гиперграфа логических ограничений, обеспечивающая эффективный метод хранения системы ограничений и эффективные методы обработки ограничений.

— Разработан новый алгоритм блочного статистического анализа быстродействия с учетом вариаций длительности входного фронта и емкостей нагрузок. В отличие от известных работ по статистическому временному анализу, новый алгоритм использует результаты процедур характеризации промышленных библиотек стандартных ячеек, и тем самым обеспечивает интеграцию с моделями задержек, применяемыми в современных коммерческих САПР.

— Предложен новый подход к анализу помехоустойчивости в цифровых схемах на основе метода резолюций для учета корреляций между сигналами, налагающих запрет на одновременное переключение «узлов-агрессоров», индуцирующих помеху в «узле-жертве» .

— Разработан алгоритм формирования характеристической ROBDD для кластера узлов схемы и нахождения максимально возможной помехи, индуцируемой в «узле-жертве» .

— Разработан алгоритм генерации логических ограничений в динамических схемах типа «домино». Эффективность предлагаемого алгоритма основана на учете возможности одновременного непроводящего состояния верхней и нижней цепей «домино» -вентиля.

— Предложены новые методы анализа влияния помех на задержку распространения сигналов в путях цифровых СБИС, повышающие достоверность в оценке быстродействия с учетом влияния емкостных связей межсоединений за счет анализа логических ограничений в схеме.

На защиту выносятся следующие положения и научные результаты:

1) Новый подход к анализу логических ограничений в КМОП-схеме на основе метода резолюций, обеспечивающий поиск логических ограничений на транзисторном уровне, в том числе для схем, восстановленных из топологии.

2) Методы анализа быстродействия цифровых СБИС, включающие в себя, в том числе, учёт логический ограничений в схеме и статистических вариаций технологических и схемных параметров.

3) Оригинальные методы анализа влияния емкостных связей межсоединений на логику работы и быстродействие цифровой СБИС, в том числе специализированные методы для высокоскоростных схем типа «домино» .

4) Производительные методы характеризации библиотек, в том числе с учетом вариаций различных параметров, а также с использованием современных форматов описания библиотечных элементов, ориентированных на уточнённый анализ межсоединений.

5) Методы логико-электрического анализа быстродействия на основе современных стандартов проектирования библиотек элементов, ориентированных на уточнённый анализ межсоединений.

Реализация научно-технических результатов работы.

Разработанные алгоритмы доведены до программной реализации. Проведен цикл численных экспериментов. На основе полученных результатов разработан комплекс программ для анализа цифровых КМОП-схем, внедренный на ряде предприятий электронной промышленности, в том числе на предприятиях ОАО «Ангстрем-М», ФГУП «НПО Измерительной Техники», ФГУП НИИМА «Прогресс», ГУ «НИИ МЭИИТ МИЭМ», а также в учебный процесс МГИЭТ (ТУ).

Достоверность результатов.

Достоверность результатов, представленных в работе, подтверждается согласованностью с известными подходами, опубликованными в литературе, адекватностью математических моделей, многочисленными результатами экспериментальной проверки предложенных методов с использованием разработанного на их основе программного обеспечения, согласованностью результатов работы разработанного программного обеспечения с результатами других систем автоматизированного проектирования, такими как Synopsys (Prime Time, Design Compiler), Cadence (Celtic, Encounter), Spice.

Практическая ценность.

Результаты работы могут найти применение при проектировании широкого класса заказных и матричных микросхем на этапах логического и логико-временного анализа, а также на этапе верификации схем с учётом топологической реализации. Предложенные алгоритмы могут быть использованы в комбинации с другими средствами САПР СБИС для повышения эффективности, улучшения качества и надёжности проектирования, главным образом для СБИС, разрабатываемых на основе глубоко субмикронных и нанометровых технологий с размером транзистора 180, 130, 90 нм и ниже. Повышение качества и надежности проектирования достигается за счет комплексного учета разнородной проектной информации, традиционно относящейся к различным этапам и уровням проектирования, благодаря комбинации логических и электрических методов в сочетании с учётом параметров топологической реализации.

Апробация работы.

Основные результаты работы докладывались и обсуждались на научных семинарах в ИППМ РАН, на Европейской конференции по проектированию и тестированию интегральных схем «ED&TC» (Франция, Париж, 1997), 3-й международной конференции «Микроэлектроника и информатика» (Москва, 1997), 1-м международном семинаре по проектированию мульти-архитектурных низкомощных интегральных схем «MALOPD» (Москва, 1999), Международном семинаре по помехоустойчивости интегральных схем «Signal Integrity Workshop» (США, Остин, 2000), 3-й международной конференции «Электроника и информатика — XXI век» (Москва, 2000), Международной конференции по компьютерному проектированию интегральных схем «ICCAD» (США, Сан-Хосе, 2001), Международном симпозиуме по качественному проектированию интегральных схем «ISQED» (США, Сан-Хосе, 2002), Международной конференции по компьютерному проектированию интегральных схем «ICCAD» (США, Сан-Хосе, 2003), Европейской конференции по проектированию и тестированию интегральных схем «DATE» (Франция, Париж, 2004), Международной конференции по компьютерному проектированию интегральных схем «ICCAD» (США, Сан-Хосе, 2004), на Всероссийской научно-технической конференции «Проблемы разработки перспективных микроэлектронных систем -2005» (МЭС) (Москва, 2005), Международной конференции по интегральным системам и схемам «ACISC» (США, Остин, 2006), Всероссийской научно-технической конференции «Проблемы разработки перспективных микроэлектронных систем — 2006» (МЭС) (Москва, 2006), Международном симпозиуме корпорации Intel по проектированию интегральных схем и технологическим решениям (Израиль, Хайфа, 2007).

Публикации.

Список опубликованных по теме диссертации научных трудов составляет 35 работ, в их числе монография и 7 статей, опубликованных в научных журналах, входящих в Перечень периодических изданий, рекомендованных ВАК РФ для публикаций основных результатов диссертаций на соискание степени доктора наук [6,9−10,78,80,118−119].

Структура и объем работы.

Диссертация состоит из введения, шести глав, заключения и списка литературы из 127 пунктов.

Основные результаты шестой главы:

1) Разработано программное обеспечение для логического, логико-электрического и логико-временного анализа цифровых субмикронных КМОП-схем, включающее в себя следующие программные системы:

— систему анализа и генерации логических ограничений;

— систему временного анализа;

— систему анализа помехоустойчивости;

— систему ускоренного электрического моделирования и характеризации.

2) Проведены численные эксперименты. Показана эффективность разработанных алгоритмов.

Заключение

Основные результаты диссертации:

1. Предложен новый подход к анализу логических ограничений в КМОП-схеме на основе метода резолюций, включающий в себя: правила формирования исходной системы логических ограничений на транзисторном уровне, в том числе для схем, восстановленных из топологииправила редукции системы логических ограниченийэффективный алгоритм линейной сложности для быстрого распространения логических ограничений вдоль схемы. Предлагаемый новый подход позволяет избежать проблем традиционного SAT-анализа, таких как проблема большой вычислительной сложности, проблема упорядочивания логических вентилей при наличии петель обратной связи, проблема восстановления логической функции из топологии.

2. Разработана теоретико-графовая модель для эффективной работы с системой логических ограничений, включающая в себя: гиперграф системы ограниченийметод хранения системы ограничений на основе В-кода и бинарного сбалансированного дереваалгориггмы обработки ограничений на основе А-кода.

3. Разработаны новые методы анализа быстродействия цифровых схем, позволяющие учитывать специфические особенности современных технологических процессов и выявлять ложные пути распространения сигналов. Предложен новый подход, который позволяет выявить большое количество логических ограничений, необходимых для анализа ложных путей. В результате, разработаны методы и алгоритмы анализа быстродействия, пригодные для практического использования при разработке глубоко субмикронных цифровых СБИС и значительно повышающие надежность их проектирования.

4. Предложен эффективный подход к характеризации библиотечных вентилей с целью получения чувствительностей задержек и фронтов к параметрам — источникам статистических вариаций. Разработан модифицированный алгоритм блочного статистического анализа быстродействия с учетом вариаций длительности входного фронта и входной емкости каждого вентиля. В отличие от известных работ по статистическому временному анализу, новый алгоритм использует результаты процедур характеризации промышленных библиотек стандартных ячеек, и тем самым обеспечивает повышение точности и интеграцию с современными комерческими САПР.

5. Предложен новый подход к анализу помех в цифровых схемах, позволяющий использовать метод резолюций для исключения части «узлов-агрессоров», которые не могут переключаться одновременно вследствие логических ограничений. Показано, что исходный набор ограничений может быть сформирован на транзисторном уровне описания схемы. Показано также, что использование резолюций является значительно более мощным инструментом, чем применявшиеся ранее экстракция логических функций вентилей и генерация простых логических импликаций. Разработан алгоритм формирования характеристической ROBDD для кластера узлов схемы и нахождения максимально возможной помехи, индуцируемой в «узле-жертве». Результаты численных экспериментов с использованием предложенного метода свидетельствуют о его высокой эффективности по сравнению с методом, основанным на использовании только простых логических импликаций.

6. Предложен новый подход к анализу помехоустойчивости высокоскоростных «домино» -схем посредством учета корреляций между сигналами, налагающих запрет на одновременное переключение «узлов-агрессоров», индуцирующих помеху в «узле-жертве». Эффективность предлагаемого подхода основана на учете возможности одновременного непроводящего состояния верхней и нижней цепей «домино» -вентиля. Метод резолюций обобщен путем включения в него алгоритма рекурсивного обучения. Данный подход позволяет генерировать большое число дополнительных ограничений для схем с избыточным кодированием сигналов, широко используемых в высокопроизводительных АЛУ и за счет этого приводит к значительному снижению пессимизма в оценке максимальной помехи. Результаты численных экспериментов показывают высокую эффективность предложенного метода, способного исключить до 29% «узлов-агрессоров» из их полного числа.

7. Исследованы методы анализа влияния помех на задержку распространения сигналов в путях цифровых СБИС на основе анализа логических ограничений в схеме. Для решения задачи поиска максимально-реализуемого набора «агрессоров» (МРНА) предложено несколько эвристических алгоритмов для повышения достовернисти в оценке влияния помех на время задержки распространения сигналов тестовых цифровых СБИС с большими наборами «узлов-жертв» в путях, в том числе, эвристический алгоритм на основе независимого множества «агрессоров» максимального веса (НММВ) и более точный алгоритм на основе метода ветвей и границ.

8. Разработан новый подход к характеризации логических элементов и элементов памяти, включающий в себя: автоматическую генерацию сглаженных фронтов источников напряжений на основе сплайн-аппроксимациивстроенный алгоритм многократного электрического моделирования для разных вариантов входных фронтов и емкостей нагрузоквстроенные алгоритмы вычисления интегральных параметров схемы (задержек, фронтов, потребляемой мощности, времени удержания и установления для элементов памяти). Предлагаемый подход обеспечивает повышение быстродействия характеризации по сравнению со стандартным маршрутом характеризации в 10−15 раз для логических вентилей и в 30−50 раз для элементов памяти при сохранении точности моделирования в пределах 10% по сравнению с обычным электрическим моделированием.

9. Разработаны новые методы логико-электрического моделирования на основе токовых моделей вентиля CCS/ECSM. В отличие от известных методов смешанного моделирования предлагаемый подход основан на адаптации моделей, используемых в коммерческих системах Synopsys, Cadence, и благодаря этому обеспечивает интеграцию с промышленными маршрутами проектирования и не требует какой-либо дополнительной характеризации макромодели вентиля.

10.Разработан комплекс программных средств для логического, логико-электрического и логико-временного анализа цифровых глубоко субмикронных КМОП-схем, включающее в себя следующие программные системы:

— систему анализа и генерации логических ограничений;

— систему временного анализа;

— систему анализа помехоустойчивости;

— систему ускоренного электрического моделирования и характеризации.

4.3.5.

Заключение

.

В данном разделе представлен краткий обзор ранее используемых и нескольких новых методов анализа влияния помех на задержку распространения сигналов в путях цифровых СБИС, в которых использована линейная модель описания помех и логических ограничений схем.

Точность линейной модели для задачи оптимизации подтверждена экспериментальными данными. На практике для решения задачи поиска МРНА применены несколько эвристических алгоритмов для сравнительно точного расчета влияния помех на время задержки распространения сигналов тестовых цифровых СБИС с большими наборами «узлов-жертв» в путях.

Предложенные алгоритмы и методики реализованы в программном обеспечении, которое используется для анализа помехоустойчивости высокоскоростных цифровых СБИС.

Показать весь текст

Список литературы

  1. Moore G.E. Cramming more components onto integrated circuits // Electronics, 1965. Vol. 38, N8. P. 114−117.
  2. Г. Г. Основы проектирования интегральных схем и систем // Бином, Лаборатория знаний, 2005, 295 с.
  3. Gavrilov S., Zolotov V., Glebov A. et.al. False-noise analysis for domino circuits // Proc. of DATE, Paris Feb. 2004. P. 784−789.
  4. Gavrilov S., Glebov A., Soloviev R. et.al. Delay noise pessimism reduction by logic correlations // Proc. of ICCAD, 2004. P. 160−167.
  5. С.В., Глебов A.JI., Стемпковский A.J1. Анализ помехоустойчивости цифровых схем типа «домино» // Информационные технологии и вычислительные системы. 2004. № 10. С. 60.
  6. С.В., Глебов А. Л., Соловьев Р. А. Анализ помех влияющих на задержку прохождения сигнала в цифровых СБИС, на основе логических ограничений // Изв. вузов. Электроника. 2005. № 6. С. 61−67.
  7. С.В., Соловьев Р. А. Анализ помех влияющих на задержку с помощью графа парных ограничений // Там же. С.79−85.
  8. С.В., Глебов А. Л., Стемпковский А. Л. Методы повышения эффективности временного анализа СБИС // «Информационные технологии».2006. № 12. С. 2−12.
  9. С.В., Глебов А. Л., Соловьев Р. А. Обнаружение ложных путей в цифровой схеме на основе логических импликаций // Изв. вузов. Электроника.2007. № 2. С. 78−84.
  10. Brown F.M. Boolean reasoning. The logic of Boolean equations // Boston- Dordrecht- London: Kluwer Academic Publishers, 1990. 273 p.
  11. Meinel Ch. Theobald Th. Algorithms and data structures in VLSI design // Berlin: Springer-Verlag, 1998. 268 p.
  12. C.K. Математическая логика // M.: УРСС, 2005. 480 с.
  13. Э. Введение в математическую логику // М.: Наука, 1984. 320с.
  14. ., Ритчи Д., Фьюэр А. Язык программирования СИ // М.: Финансы и Статистика, 1985. 279 с.
  15. Ахо А., Ульман Дж. Теория синтаксического анализа, перевода и компиляции // М.: Мир, 1978. Т. 1, 2. 612+486 с.
  16. Р. Проектирование и конструирование компиляторов // М.: Финансы и статистика, 1984. 231с.
  17. Д. Конструирование компиляторов для цифровых вычислительных машин // М.: Мир, 1975. 544 с.
  18. Bryant R.E. Algorithmic aspects of symbolic switch network analysis // IEEE Transactions on Computer Aided Design of Integrated Circuits and Systems, 1987. Vol. CAD-6(4). P. 618−633, July.
  19. Bryant R.E. Boolean analysis of MOS circuits // Ibid. P. 634−649, July.
  20. Математическая энциклопедия / Под ред. И. М Виноградова М.: Советская энциклопедия, 1977. Т. 1. 1152 с.
  21. Bryant R.E. Graph-Based Algorithms for Boolean Function Manipulation // IEEE Trans, on Computers. 1986. Vol. 35. P. 677.
  22. Brace K.S., Rudell R.L., Bryant R.E. Efficient Implementation of a BDD Package // Proc. of the 27th DAC. 1990. P. 40−45.
  23. Bryant R.E. Symbolic Boolean Manipulation with Ordered Binary-Decision Diagrams // ACM Computing Surveys. 1992. Vol. 24, N 3. P. 293−318.
  24. Ope О. Теория графов. M.: Наука, 1980. 336 с.
  25. Ф. Теория графов. М.: УРСС, 2003. 300 с.
  26. В.Н., Евстигнеев В. А. Графы в программировании. СПб: БХВ-Петербург, 2003. 1104 с.
  27. А.А. Основы теории графов. М.: Наука. 1987. 382 с.
  28. В.А., Мельников О. И., Сарванов В. И., Тышкевич Р. И. Лекции по теории графов. М.: Наука. 1990. 384 с.
  29. Minato, S., Ishiura N., Yajima S. Shared Binary Decision Diagram with Attributed Edges for Efficient Boolean Functions Manipulation // Proc. of the 27th DAC. 1990. P 52−57.
  30. Р.Дж., Уидмер H.C. Цифровые системы. Теория и практика. М.- С. Петербург- Киев: Вильяме, 2004. 1024 с.
  31. К., Асада К., Карацу О. Логическое проектирование СБИС. М.: Мир, 1988. 309 с.
  32. Р. Основы цифровой электроники. М.: Мир, 1988. 392 с.
  33. Koegst М., Franke G., Berndt Th, Feske К. FSM state assignment for low power and power estimation under user-specified input sequences // Baltic Electronics Conf., Oct. 1996, Tallin, Estonia, P. 385−388.
  34. Bryant R.E. A Switch-Level Model and Simulator for MOS Digital Systems // IEEE Trans, on Computers, 1984. Vol.33, P.160.
  35. Vladimirescu A., Zhang K., Newton A.R. et.al. SPICE Version 2G User’s Guide // Department of Electrical Engineering and Computer Sciences, University of California, Berkeley, Ca., 94 720- 1981.
  36. Payer M. Partitioning and ordering of CMOS circuits for switch level analysis // Integration of VLSI journal, 1991. N 10. P. l 13−141.
  37. Tsui C.Y., Pedram M., Despain A.M. Technology Decomposition and Mapping Targeting Low Power Dissipation // Proc. of 30st ACM/IEEE Design Automation Conf. (DAC), 1993. P.68.
  38. Tiwari V., Ashar P., Malik S. Technology Mapping for Low Power // Ibid. P. 74.
  39. GlebovA., Gavrilov S., Pullela S. et. al. Library-Less Synthesis for Static CMOS Combinational Logic Circuits // Proc. of IEEE/ACM Intern.Conf.on Computer Aided Design (ICCAD-97), San Jose, CA, USA, November 9−13, 1997. P.658−662.
  40. Gavrilov S., Glebov A. BDD-based Circuit Level Structural Optimization for Digital CMOS // Proc. of MALOPT, Moscow, Russia, September 13−14, 1999. P. 45.
  41. С.В., Глебов A.JJ. Алгоритм логического синтеза цифровых КМОП-схем на проходных транзисторах // 3-я Междунар. конф. «Электроника и информатика XXI век». М. МИЭТ. 2000. С. 220.
  42. Kick В. Timing Correction in Logic Synthesis // Proc. of 1st Int. Conf. «VLSI and Computers», Hamburg, May 11−15, 1987. P. 299.
  43. E.JI. Метод структурного схемотехнического синтеза электронных схем // Изв. Вузов. Радиоэлектроника, 1979. Т. 22. № 6. С. 7.
  44. И.И. Основы формального схемотехнического синтеза цифровых микросхем на биполярных транзисторах // Микроэлектроника. 1979. Т. 8. № 2. С. 114.
  45. А.Н. Синтез принципиальных схем цифровых элементов на МДП-транзисторах . М.: Радио и связь. 1983. 256 с.
  46. Gavrilov S., Glebov A., Rusakov S. et. al. Fast Power Loss Calculation for Digital Static CMOS Circuits // Proc. of ED&TC, Paris, 1997. P. 411−415.
  47. D. Т., Zolotov V, Dasgupta A. Static Electromigration Analysis for On-Chip Signal Interconnects // IEEE Trans. On CAD. 2003. Vol. 22, N 1.
  48. Swenson G. W., Higgins T.J. Direct-Current Network Analyzer for Solving Wave-Equation Boundary-Value Problems // J. Appl. Phys. 1952. Vol. 23. Issue 1. P. 126−131.
  49. Van der Aalst W.M.P. The application of Petty nets to workflow management // J. Circuits, System and Computers, 1998. Vol. 8 (1). P.21−66.
  50. Kishinevsky M., Kondratyev A., Taubin A., Varshavsky V. Concurrent hardware: The theory and practice of self-timed design // London: John Wiley and Sons, 1993.
  51. Caisso J.-P., Cerny E., Rumin N. C. A recursive technique for Computing Delays in Series-Parallel MOS Transistors Circuits // IEEE Trans, on CAD, 1991. Vol.10, N 5. P. 589−595.
  52. Palnitkar S. Verilog HDL: A Guide to Digital Design and Synthesis. Second ed. Prentice Hall 2003. 496 p.
  53. Blaauw D.T., Saab D.G., Mueller-Thuns R.B. et. al. Automatic Generation of Behavioral Models from Switch-Level Descriptions // Proc. Of DAC 26th. 1989. P. 179 184.
  54. Gent I.P., Walsh Т. The SAT Phase Transition // Proc. of ECAI-94, London: John Wiley & Sons. 1994. P. 105−109.
  55. Gent I.P., Walsh T. An Empirical Analysis of Search in GSAT // Journal of Artificial Intelligence Research. 1993. Vol. 1. P. 45−56.
  56. Zhang L., Malik S. Validating SAT Solvers Using an Independent Resolution-Based Checker: Practical Implementations and Other Applications // Proc. of DATE, Paris, 2003. P. 880−885.
  57. Li Bin, Hsiao M.S. Sheng Sh. A Novel SAT All-Solutions Solver for Efficient Preimage Computation // Proc. of DATE. Paris, 2004. P. 272−279.
  58. Marques-Silva J. P, Sakallah A. Grasp: A search algorithm for prepositional satisfiability // IEEE Trans, on Computers -1999. Vol. 48. P. 506−521
  59. Silva J.P., Glass T. Combinational equivalence checking using satisfiability and recursive learning // Proc. of DATE. 1999. P. 145−149.
  60. Zhang L., Madigan C., Moskewicz M., Malik S. Efficient conflict driven learning in a Boolean satisfiability solver // Proc. of ICCAD. 2001, P. 279−285.
  61. Chang C.L., R.C.T.Lee Symbolic Logic and Mechanical Theorem Proving // New York: Acad. Press, 1973.
  62. Ч., Ли P. Математическая логика и автоматическое доказательство теорем. М.: Наука, 1983. 360 с.
  63. С.Ю. Обратный метод установления выводимости для логических исчислений // Труды МИАН. 1968. Т. 98. С. 26−87.
  64. Д.В. Курс аналитической геометрии и линейной алгебры. М.: Физматлит, 2003. 376 с.
  65. ЛипскийВ. Комбинаторика для программистов. М.: Мир, 1988. 213 с.
  66. Э. Алгоритмы оптимизации на сетях и графах. М.: Мир, 1981. 323 с.
  67. Н. Алгоритмы + структуры данных = программы. М.: Мир, 1989. 360 с.
  68. Э., Нивергелъд Ю., Део Н. Комбинаторные алгоритмы. Теория и практика. М.: Мир, 1980. 476 с.
  69. Атоп Т., Borriello G. An approach to symbolic timing verification // DAC. 1992. P. 410−412.
  70. Gladstone В. Accurate timing analysis holds the key to performance in today’s system designs 11EDN. 1993.
  71. Overhauser D. Fast timing simulation of MOS VLSI circuits // Ph.D. Thesis. -University of Illinois at Urbana-Champaign. 1989.
  72. Dharchoudhury A., Kang S.M., Kim K.H., Lee S.H. Fast and accurate timing simulation with regionwise quadratic models of MOS I-V characteristics // ICCAD. 1994. P. 190−194.
  73. Hitchcock R.B. Timing verification and the Timing analysis Program // DAC. 1982. P. 594−604.
  74. Reddi R., Chen C. Hierarchical Timing Verification System // Computer Aided Design. Vol. 18. 9, November 1986. P. 467−477.
  75. Yen S., Du D., Ghanta S. Efficient Algorithms for Extracting the К Most Critical Paths in Timing Analysis // DAC. 1989. P. 649−654.
  76. С.В., Глебов A.JI., Стемпковский А. Л. Анализ помехоустойчивости цифровых схем на основе логических импликаций // Изв. вузов. Электроника. 2002. № 5. С. 60−67.
  77. Robinson J.A. A Machine-Oriented Logic Based on the Resolution Principle // J. of the ACM. 1965. 12(1). P. 23−41.
  78. С.В., Глебов А. Л., Стемпковский А. Л. Анализ фатальных помех в цифровых схемах на основе метода резолюций // Изв. вузов. Электроника. 2004. № 6. С. 64−72.
  79. Alpert С. J., Liu F., Kashyap С. V., Devgan A. Closed-form delay and slew metrics made easy // IEEE Trans, on CAD. 2004. Vol.23. P. 1661.
  80. Kashyap C.V., Alpert C.J., Liu F., Devgan A. Closed Form Expressions for Extending Step Delay and Slew Metrics to Ramp Inputs // ISPD-2003. P.24.
  81. Alpert C.J., Devgan A., Kashyap C.V. RC delay metrics for performance optimization // IEEE Trans, on CAD. 2001. Vol. 20, P.571.
  82. О Brien P.R., Savarino T.L. Modeling the driving-point characteristic of resistive interconnect for accurate delay estimation // ICCAD-89. P.512.
  83. Orshansky M., Keutzer К A general probabilistic framework for worst case timing analysis // DAC-2002. P. 556- 561.
  84. Jess J.A.G., Kalafala K, Naidu S.R. et.al. Statistical timimg for parametric yield prediction of digital integrated circuits // DAC-2003. P. 932−937.
  85. Visweswariah C., Ravindran K., Kalafala K. First-order parameterized block-based statistical timing analysis // TAU-2004. P. 17−24.
  86. Le J., Li X., Pileggi L.T. STAC: Statistical timing analysis with correlation // DAC-2004. P. 343−348.
  87. Devgan A., Kashyap C. Block-based static timing analysis with uncertainty // ICCAD-2003. P. 607−614.
  88. Clark C.E. The greatest of a finite set of random variables // Operations Research. 1961. P. 145−162.
  89. Levy R., Blaauw D., Braca G. et.al. ClariNet: A noise analysis tool for deep submicron design // DAC-2000. P. 233−238.
  90. Chen P., Keutzer K. Towards True Crosstalk Noise Analysis // ICCAD-99. P. 132 137.
  91. Shepard K.L. Design methodologies for noise in digital integrated circuits // Proc. DAC. 1998. P. 94−99.
  92. Shepard K.L. Design methodologies for noise in digital integrated circuits // DAC-98. P. 94−99.
  93. Rubio A., Itazaki N., Xu X., Kinoshita K. An Approach to the Analysis and Detection of Crosstalk Faults in Digital VLSI Circuits // IEEE Trans, on CAD. 1994. Vol.13. N3. P. 387 -395.
  94. Kirkpatrick D.A., Sangiovanni-Vincentelli A.L. Digital Sensitivity: Predicting Signal Interaction using Functional Analysis // ICC AD-96. P.536−541.
  95. Glebov A., Gavrilov S., Blaauw D. et.al. False-Noise Analysis using Logic Implications // ICCAD-2001. P. 515−520.
  96. Brown F.M. Boolean reasoning. Kluwer Acad. Publ.1990.
  97. Hachtel G., Jacoby R., Moceyunas P., Morrison C. Performance Enhancements in BOLD using Implications // ICCAD-88. P. 94−97.
  98. Kunz W., Menon P.R. Multi-Level Logic Optimization by Implication Analysis // ICCAD-94. P.6−13.
  99. Bahar R.I., Burns M., Hachtel G.D. et.al. Symbolic Computation of Logic Implications for Technology-Dependent Low-Power Synthesis // ISPLED-96. P. 163 168.
  100. Long W., Wu Y.L., Bian J. IBAW: An Implication-Tree Based Alternative-Wiring Logic Transformation Algorithm //ASPDAC-2000. P. 415−422.
  101. Bobba S., Hajj I.N. Estimation of maximum current envelope for power bus analysis and design // Int. Symp. on Phys. Des., 1998. P. 141−146.
  102. Wroblewski A., Schimpfle C.V., Nossek J.A. Automated Transistor Sizing Algorithm for Minimizing Spurious Switching Activities in CMOS Circuits // ISCAS-2000. P.291−294.
  103. Glebov A., Gavrilov S., Blaauw D" Zolotov V. False-noise analysis using logic implications // ACM Trans, on Design Automation of Electronic Systems (TODAES).2002. Vol. 7. N3. P. 474−498.
  104. Актуальные проблемы моделирования в системах автоматизации схемотехнического проектирования / Под ред. А. Л. Стемпковского. М.: Наука, 2003. 429 с.
  105. Kunz W., Pradham D.K. Recursive learning: a new implication technique for efficient solutions to CAD problems test, verification and optimization // IEEE Trans, on CAD. 1994. Vol.13. P. 1143−1158.
  106. Glebov A., Gavrilov S., Blaauw D. et.al. False noise analysis using resolution method // ISQED 2002. P. 437−442.
  107. Loukakis E., Tsouros C. An Algorithm for the Maximum Internally Stable Set in a Weighted Graph // Intern. J. Computer Math. 1983. Vol.13. P. l 17−129.
  108. Library Compiler™ User Guide: Methodology and Modeling Functionality Technology Libraries, Version U-2003.03 // March 2003, Synopsys.
  109. Liberty User Guide Reference Manual, Version 2006.06 // June 2006, Synopsys.
  110. CCS Timing Technical White Paper, Version 2.0 // 2006, Synopsys.
  111. Mekhtarian G. High Accuracy Delay Calculation for Deep Submicron Technologies // Compiler (Synopsys), May 2006
  112. Open Source ECSM Format Specification. Version 1.2 // Sep. 2005, Cadence Design System
  113. Premal Buch Understanding ECSM and CCSVM // MagmaWire Vol. 3. N 4. Nov. 2004.
  114. Дж., Нилъсон Э., Уолш Дж. Теория сплайнов и ее приложения. М.: Мир, 1972. 318 с.
  115. У. Г. Численные методы. М.: Дрофа, 2003. 224 с.
  116. С.В., Глебов А. Л., Стемпковский А. Л. Статистический подход к временному анализу цифровых схем // Известия ВУЗов. Электроника 2006. — № 5.-С. 99−106.
  117. С.В., Глебов А. Л., Егоров Ю. Б., Стемпковский А. Л. Методы многоуровневого анализа быстродействия цифровых КМОП СБИС // Известия ВУЗов. Электроника. 2007. — № 4. — С. 28−36.
  118. Ye X., Li P., Liu F. Practical Variation-A ware Interconnect Delay and Slew Analysis for Statistical Timing Verification // ICCAD-2006. P. 54−59.
  119. Bhardwaj S., Ghanta P., Vrudhula S. A Framework for Statistical Timing Analysis Using Non-Linear Delay and Slew Models // ICCAD-2006. P. 225−230
  120. Ramalingam A., Singh A. K., Nassif S. R., Nam G.-J., Orshansky M., Pan D. Z. An Accurate Sparse Matrix Based Framework for Statistical Static Timing Analysis // ICCAD-2006. P. 231−236.
  121. Chopra K., Zhai В., Blaauw D., Sylvester D. A New Statistical Max Operation for Propagating Skewness in Statistical Timing Analysis //ICCAD-2006. P. 237−243.
  122. Zhou S., Zhu Y., Ни Y., Graham R., Hutton M., Cheng C.-K. Timing Model Reduction for Hierarchical Timing Analysis //ICCAD-2006. P. 415−422.
  123. Zhang M., Olbrich M., Seider D., Frerichs M., Kinzelbach H., Barke E. CMCal: An Accurate Analytical Approach for the Analysis of Process Variations with Non-Gaussian Parameters and Nonlinear Functions // DATE-2007 .P.243−248.
  124. Srivastava S., Roychowdhury J. Rapid and Accurate Latch Characterization via Direct Newton Solution of Setup/Hold Times //DATE-2007.P. 1006−1011.
  125. Проектирование и конструирование ГО47"1к.т.н., доцент2 71
  126. УТВЕРЖДАЮ" Генеральный Директор ОАО «Ангстрем-М"1. Машевич П.Р.1. О 22 007 г.
  127. АКТ ВНЕДРЕНИЯ Результатов диссертационной работы Гаврилова С. В. на соискание ученой степени доктора технических наук. Тема диссертации: „Методы логического и логико-временного анализа для
  128. САПР нанометровых КМОП СБИС“
  129. Эффективность предложенных в диссертационной работе алгоритмов и моделей представления проектной информации подтверждена практическим опытом проектирования реальных микросхем.1. Главный специалист1. А.П. Подобаев1. У. А
  130. УТВЕРЖДАЮ» Генеральный Директор
  131. Акт внедрения результатов диссертационной работы Гаврилова С. В. на соискание ученой степени доктора технических наук по теме: «Методы логического и логико-временного анализа для САПРнанометровых КМОП СБИС»
  132. Результаты диссертации применялись в рамках научно-исследовательских и опытно-конструкторских работ ФГУП НИИМА «Прогресс».
  133. Первый зам. директора по науке1. Корнеев И.Л.
  134. АКТ ВНЕДРЕНИЯ результатов диссертационной работы Гаврилова С. В. на соискание ученой степени доктора технических наук. Тема диссертации: «Методы логического и логико-временного анализа для
  135. САПР нанометровых КМОП СБИС»
  136. Ученый секретарь, д.т.н., профессор1. Козлов А.А./1. Начальник отдела1. Черный А.И.1. Начальник сектора, к.т.н.о1. Поварницына З.М.и-a1. УТВЕРЖДАЮ"1. Директор1. МЭИИТ МИЭМ>1. Соколов А. Б.2007 г.
  137. Акт внедрения результатов докторской диссертации Гаврилова С. В. «Методы логического и логико-временного анализа для САПР нанометровых1. КМОП СБИС».
Заполнить форму текущей работой

Сессия? Спокойно!