Проектирование многоразрядного десятичного сумматора комбинационного типа

Министерство образования Российской Федерации Московский Государственный Институт Электроники и Математики

(Технический Университет) Кафедра Информационно-коммуникационных технологий КУРСОВАЯ РАБОТА на тему:

" Проектирование многоразрядного десятичного

сумматора комбинационного типа"

по дисциплине: «Теория автоматов»

Выполнила:

Студентка группы С-45 Сотова Юлия Проверил: Бирюков И.И.

Москва 2011

• Разработка оптимальной схемы одноразрядного двоичного сумматора с учетом заданного базиса логических элементов
• Разработка схемы коррекции
• Проектирование логической схемы одноразрядного десятичного сумматора
• Нахождение знака переполнения
• Построение функциональной схемы 3-х разрядного сумматора
• Разработка устройства управления для многоразрядного десятичного сумматора
• Разработка регистра признаков результата
• Проектирование распределителя сигналов

Исходные данные для проектирования

Двоично-десятичный код, в котором находятся числа. — 2421

Система логических элементов — ИЛИ, ИЛИ-НЕ.

Критерий оптимальности элементов для проектирования логических схем — минимальное количество логических элементов.

Тип триггера для проектирования схемы управления — D.

Временные параметры синхронизирующей серии импульсов логических элементов:

Задержка 1 логического элемента — 1нс.

Управляющий сигнал — 2нс.

Для получения алгоритма построим таблицу соответствия Каждая ячейка этой таблицы содержит:

ѕ коррекцию;

ѕ результат сложения соответствующих двоично-десятичных чисел по правилам двоичной арифметики;

ѕ корректный результат сложения.

Из таблицы видно, что корректирующих величин две.

Коррекцию 0110 необходимо вводить если

ѕ появилась запрещенная комбинация (но при этом не осуществляется перенос в следующую тетраду т. е. результат меньше 10).

Коррекцию 1010 необходимо вводить если

ѕ появилась запрещенная комбинация (и при этом осуществляется перенос в следующую тетраду т. е. результат больше 10).

Таблица соответствия

Рассмотрим 6 примеров на сложение трёхразрядных десятичных чисел

1) Сложение двух положительных чисел в прямом коде без переполнения разрядной сетки

2) Сложение положительного (прямой код) и отрицательного (обратный код) числа, ответ получается в прямом коде. Появляется единица переноса в знак. разряд, единица из знакового разряда идет в младший разряд первой тетрады.

3) Сложение двух отрицательных чисел в обратном коде, ответ в обратном коде. Появляется единица переноса в знак. разряд, единица из знакового разряда идет в младший разряд первой тетрады

сумматор одноразрядный десятичный двоичный

4) Сложение положительного (прямой код) и отрицательного (обратный код) числа, ответ получается в обратном коде (ответ отрицательный).

5) При сложении двух положительных чисел в прямом коде, ответ отрицательный, значит, мы получили переполнение разрядной сетки.

6) При сложении двух отрицательных чисел в обратном коде, ответ положительный, значит, мы получили переполнение разрядной сетки.

Разработка оптимальной схемы одноразрядного двоичного сумматора с учетом заданного базиса логических элементов

Реализация в базисе «ИЛИ», «ИЛИ-НЕ» .

Таблица истинности для функций S и P в одноразрядном двоичном сумматоре

МДНФ для S:

МКНФ для P (с учётом общей части):

Видно, что для реализации S требуется 7 элементов ИЛИ-НЕ и 1 элемент ИЛИ, для реализации P — 6 элементов ИЛИ-НЕ и 1 элемент ИЛИ.

А для всей системы требуется: 8 элементов ИЛИ-НЕ и 2 элемента ИЛИ.

Разработка схемы коррекции

1. Коррекция вводится, если получается запрещенная комбинация.

На классическом базисе: 9 элементов (1 ИЛИ, 4 НЕ, 4 И).

На заданном базисе «ИЛИ, ИЛИ-НЕ»: тоже 9 элементов (1 ИЛИ, 8 ИЛИ-НЕ).

2. Коррекция вводится, если получается запрещенная комбинация и единица переноса.

Вычислим по диаграммам Вейча формулы для: К4, К3, К2 и К1.

Проектирование логической схемы одноразрядного десятичного сумматора

В дальнейшем данную схему будем изображать следующим образом.

Разработка преобразователя прямого кода в обратный для работы с отрицательными величинами.

Таблица истинности:

В общем виде:

Далее будет обозначаться так:

Нахождение знака переполнения

Переполнение существует когда:

· при сложении двух положительных чисел получаем отрицательное число

· при сложении двух отрицательных чисел получаем положительное число.

Таблица истинности:

а₀ и b₀ — знаки слагаемых

c₀ — знак результата

Ф — знак переполнения

Функциональная схема фиксирующая переполнение:

Условное изображение этой функциональной схемы:

Построение функциональной схемы 3-х разрядного сумматора

Обозначим слагаемые, поступающие на вход сумматора

А = а₀а₁а₂а₃; где а₀ — знак числа, а_i — десятичная цифра, которая представляется в двоично-десятичном коде следующим образом а_i = ⁱ₈ⁱ₄ⁱ₂ⁱ₁

В = b₀b₁b₂b₃; где b₀ — знак числа, b_i = ⁱ₈ⁱ₄ⁱ₂ⁱ₁ Результат от сложения обозначим: С = с₀с₁с₂с₃; где с₀ — знак суммы, с_i = ⁱ₈ⁱ₄ⁱ₂ⁱ₁

Используя все полученные результаты можно построить структурную схему 3-х разрядного десятичного сумматора

На вход сумматора поступают два трехразрядных десятичных числа. Каждая тетрада этих чисел по отдельности проходит через преобразователь, и каждые две соответствующие тетрады обоих чисел поступают на входы одноразрядных десятичных сумматоров. Эти сумматоры соединены последовательно, аналогично соединению двоичных сумматоров. Кроме того выход П_i первого сумматора подводится на вход схемы, учитывающей знак суммы. Сигнал с входа P этой схемы подводится на вход первого одноразрядною десятичною сумматора П_i-1. Этим достигается прибавление 1 к младшему разряду при сложении в обратном коде. Получившиеся на выходах одноразрядных десятичных сумматоров значения пропускаются через преобразователи, и на их выходах получаются значащие разряды искомою числа (суммы). Знак суммы вырабатывается «схемой, учитывающей знак суммы». Знак суммы, а также знаки входных чисел, поступают на «схему, фиксирующую переполнение» .

Разработка устройства управления для многоразрядного десятичного сумматора

Это устройство вырабатывает 4 синхроимпульса с различными временными задержками между ними (СИ1, СИ2, СИ3 и СИ4). Первый импульс позволяет записать два операнда во входные регистры. Как только эта информация будет записана, величины появляются на входах сумматора, и сумматор начинает производить обработку информации. Второй импульс позволяет записать информацию в выходной регистр, когда результат получен. Третий импульс позволяет получить в регистре признаков все признаки результатов. И четвертый импульс останавливает процесс вычислений. Между импульсами существуют временные интервалы, во время которых обрабатывается информация.

Разработка входных и выходных регистров хранения числовой информации, участвующей в операции сложения.

Регистры входов и выхода имеют одинаковую структуру и строятся на синхронных двухтактных D триггерах с асинхронными установочными входами R и S. Каждый регистр содержит по 13 триггеров (12 для 3-х тетрад и один знаковый).

Разработка регистра признаков результата

Регистр признаков хранит информацию о результате работы устройства. Регистр состоит из 4 триггеров. Первый содержит 1, если результат отрицательный, второй — положительный, третий — результат равен нулю. Четвертый триггер переходит в единичное состояние при возникновении переполнения разрядной сетки (при этом остальные триггеры переводятся в 0-е состояния).

Проектирование распределителя сигналов

Устройство, вырабатывающее управляющие сигналы СИ1, СИ1, СИ3 и СИ4, называется распределителем сигналов.

Распределитель сигналов имеет 4 выхода и предназначен для управления процессом работы устройства. Назначение сигналов, на каждом из четырех выходов распределителя:

· первая ветка: сигнал подается на синхровход C регистров входов, происходит занесение данных в регистры;

· вторая ветка: сигнал подается на синхровход C регистров выходов, происходит занесение данных в регистры;

· третья ветка: сигнал подается на синхровход C регистра признаков, происходит занесение флагов окончания процесса в регистр;

· четвертая ветка: сигнал подается на асинхронный вход R триггера пуска, происходит останов процесса.

При проектировании подобного распределителя сигналов, в первую очередь необходимо определить временные интервалы Т₁, Т₂ и T₃.

Т₁ — характеризуется временем работы трехразрядного десятичного сумматора комбинационного типа. Для определения этой величины надо определить время задержки сигналов по каждой схеме, которая входит составной частью в общую схему.

Одноразрядный двоичный сумматор:

P — 3нс

S — 3нс

Одноразрядный десятичный сумматор:

P — 25нс

S — 24нс

Преобразователь — 3нс

Переполнение — 3нс

Трёхразрядный сумматор — 107нс

А так как Т₁ должно быть кратно 4, то Т₁=108нс

Временной интервал Т₂ определяется задержкой сигнала во входных цепях регистра признаков. Комбинационная схема на входе триггера, отвечающего за признак равенства нулю результата, имеет задержку 3 нсек, поэтому Т₂ = 4 нс.

Величина Т₃ также равна 4 нс, так как сигнал останова СИ4 идет непосредственно за сигналом СИ3.

Имея временные интервалы между выходными сигналами в распределителе сигналов, можно приступить к проектированию данного устройства.

Распределитель сигналов является генератором следующих четырехразрядных двоичных чисел:

0001, 0000, … (26 раз) …, 0000, 0010, 0100, 1000

Распределитель сигналов будет проектироваться на основе счётчика с пересчётом на 30 и комбинационной схемой на выходе. Для проектирования счётчика понадобиться 5 триггеров.

Составим таблицу переходов:

По всем полученным логическим уравнения можно построить функциональную схему распределителя сигналов.

Общая схема сумматора