Маломощные цифровые сложнофункциональные блоки КМОП СБИС
Диссертация
Установлено, что секционирование накопителя является эффективным способом. снижения энергопотребления СОЗУ в том случае, если отношение строк и столбцов секции принадлежит окрестности 0. В этом случае, как и при секционировании по строкам, так и при секционировании" по столбцам, происходит двукратное снижение суммарной емкости разрядных шин. Поскольку при Мнк из 0 энергопотребление СОЗУ… Читать ещё >
Список литературы
- Федеральная целевая программа «Развитие электронной компонентной базы и радиоэлектроники» на 2008 2015 годы. Утверждена постановлением № 809 от 26 ноября 2007 г.
- Стратегия развития электронной промышленности России на период до 2025 года, Приказ Министерства промышленности и Энергетики РФ № 311 от 7 августа 2007 г.
- Основы политики Российской Федерации в области развития науки и технологий на период до 2010 года и дальнейшую перспективу. Утверждены. Президентом Российской Федерации 30.03.2002 N Пр-576.
- Айзек Р. Будущее технологии КМОП // Открытые системы. -2000. -№ 10. Web: http://schools.keldvsh.ru/sch444/MUSEUM/pres/C W-10−2000.htm
- Р.Е. Gronowski et al. High performance microprocessor design // IEEE J. Solid-State Circuits. -1998. -vol.33. -№ 5. -pp.676−686.
- JLRabaey, M.Pedran. Low power design methodologies // Kluwer academic publishers. Thud printing. -1997. -368c.
- В.Немудров Г. Мартин. Системы-на-кристалле. Проектирование и развитие // Техносфера Москва -2004. -216с.
- A. Krishnamoorthy. Minimize 1С power without sacrificing performance // EEdisign. -2004. -№ 5.
- Web: http://www.design-reuse.com/articles/8288/minimize-ic-power-without-sacrificing-performance.html
- Шалтырев В.А. Средства и методы повышения производительности и снижения энергопотребления систем на кристалле, реализуемых на базе программируемых логических интегральных схем: Автореф. Дис. канд. тех. наук. -М., 2009. -28с.
- Cadence Design Systems, SoC Encounter RTL-to-GDSII System / Техническая доку ментация,-2008.
- Web:http://www.cadence.com/rl/Resources/datasheets/socencounter ds. pdf
- Synopsys, Платформы Galaxy и Discovery / Техническая документация, -2009. Web: http://www.alt-s.ru/catalog/svnopsvs/
- Mentor Graphics, 1С Design and Circuit Design Verification / Техническая документация, 2009. Web: h ttp://www.mentor.com/products/icnanometer desi an/
- Тимошенко А.Г. Структурно-логические и схемотехнические методы повышения энергоэффективности СБИС для носимых приемопередатчиков с кодовым разделением канала: Автореф. Дис. канд. тех. наук. -М., 2009. -28с.
- Predicting short circuit power from timing models / E. Acar, R. Arunacalam and R. Nassif // IBM research, Austin. -1995.
- Web: http://www.research.ibm.com/arl/publications/papers/acar2003.pdf
- Leakage Current in Sub-Quarted Micron MOSFET: a perspective on Stressed Delta Iddq testing // O. Semenov, A. Vassighi and M. Sachdev// jurnal of electronic testing theory and applications № 19 -2003.
- Leakage Current Mechanism and leakage reduction techniques in deep-submicrometer CMOS circuits / R. Kaushik, S. Mukhopadhyay.
- Web: http://cad37.cs.nthu.edu.tw/~lab/paners/1 182 065.pdf
- Leakage power analysis and reduction: models, estimation ant tools/ A. Aganwal, S. Mukhopadhyay, C.H. Kim, A. Raychowdhury and K. Roy // IEEE Proc.-Comput. Digit. Tech/, -vol.152, -№ 3, -2005, -pp235.246
- Computing With Subthreshold Leakage: Device/Cercuit/Architecture Co-Design for Ultralow-Power Subthreshold operation/ A. Raychovvdhury, B. Paul, S. Bhunia and K. Roy//IEEE trans. On VLSI.-vol.13, -№ 11, -2005, pp 1213−1224.
- Comparison of leakage currents in RsL measurements and transistors./ -2006. Web: http://www.frontiersemi.com/pdiypapers/RsLransist.pdf
- Gate oxide leakage and delay tradeoffs for dual-T0X circuits / A. Sultania, D. Sylvester and S. Sapatnekar //IEEE Trans, on VLSI, -vol.13, -№ 12, -2005, pp 13 621 375
- Gate Leakage Reduction for Scaled Devices Using Transistor Stacking / S. Mukhopadhyay, C. Neau, R. T. Cakici, A. Agarwal, С. H. Kim, K. Roy // IEEE Trens. On VLSI system, -vol. 11, -№ 4, -2003, pp 716−730.
- Impact of Gate inducted leakage onoverall leakage of Submicrometer CMOS VLSI Circuits // O. Semenov, A. Pradzynski, M. Sachdev IEEE nransactions on semiconductor manufacturing, -vol 15, -№ 1, -2002
- Sleep Switch Dual Threshold Voltage Domino Logic With Reduced Standby Leakage Current / V. Kursun, E. Friedman //IEEE trans. On VLSI, -vol.12, -№ 5, -2004, -pp 485−497.
- Analysis of Dual-VT SRAM Cells With Full-Swing Single-Ended Bit Line Sensing for On-Chip Cache / F. Hamzaoglu, Y. Keshavarsi, K. Zang, S. Narenda, S. Borkar and all//IEEE trans. On VLSI.-vol.10 -№ 4,-2002,-pp 91−96.
- An Accurate Leakage Estimation and Optimization Tool for Dual-VT Circuits / S. Sirichotiyakul, T. Edwards, C. Oh, R. Panda and D. Blaauw // IEEE trans. On VLSI. -vol.10, -№ 4, -2002, -pp 79−90.
- Ccharacterization and Modeling of Run-Time Techniques for Leakfge Power Reduction / Y. Tsai, D. Duarte, N. Vijakrishnam and M. Irwin //IEEE tran. On VLSI. -vol.12, -№ 11, -2004, -pp 1221−1234.
- Digital Circuit Design Challenges and Opportunities in the Era of Nanoscale CMOS / B.H.Calhoun, Y. Cao // In Proceeding of the IEEE, -vol.96. -№ 2. -2008. Web: http://www.ece.cmu.edu/~rutenbar/pdf/rutenbar-procieee08.pdf
- A Clock Power Model to Evaluate Impact of Architectural and Technology Optimization / D. Duarte, N, Vijaykrishnan and M. Irwin // IEEE trans. On VLSI. -vol.19, -№ 6, -2002, -pp. 844−854
- A.Chattopadhyay and Z. Zilic GALDS: A complete Framework for Designing Multiclock ASICs and SoCs № 6 june 2005 ieee transactions on VLSI 641−654 vol 13
- Power optimal buffered clock tree design /A.Usami and M. Marek-Sadowska // in Roc. АСМЛЕЕЕ Design Automation Conf, -№ 6, -1995.
- DCG: Deterministic Clock-Gating for Low-power Microprocessor Design / H. Bhumia, Y. Chen, K. Roy and T. Vijaykumar //IEEE trans. On VLSI, -vol.14, № 2 2006, -pp.245−254.
- Low-Power Clock Distribution Using Multiple Voltage and Reduces Swings / J. Pangjun and S. Sapatnekar // IEEE trans. Om VLSI, -vol.10, -№ 3, -2002, -pp.309 318.
- A Low-Power Reduced Swing Global Clocking Methodology / F.H. Ali Asgari M. Sachdev // IEEE transactions on VLSI sys. -vol.12, -№ 5, -2004, pp. 538−545.
- Active GHz Clock Network Using Distributed PLLs / V. Gutnik and A. P. Chandrakasan // IEEE journal of solid-state circ. -vol.35, -№ 11, -2000, -pp 15 531 560.
- Low-power Issue for SoCs by C. Piguet TIMA Lab. Reserch Reports / special session pf low-power SoC ISRN TIMA—RR-01 /10−9—FR // -2004. Web: http://www.dateconference.com/archive/conference/proceedings/PAPERS/2001/DATE01/PDFFILES/ 07B l. PDF
- Strollo A.G.M., Napoli Е., М., Cimino С. Analysis of Power Dissipation in Double Edge-Triggered Flip-Flops // IEEE Trans, on VLSI Sys. -vol.8, -№ 5, -2000,-PP. 624 629.
- Dual-edge Triggered storage elements and clocking strategy for low power systems / N. Nedovic and V. Oklobdzia / IEEE trans. On VLSI, -vol.13, -№ 5, -2005, -pp.577−590.
- Low-Power Clock Branch Sharing Double-Edge Triggered Flip-Flop / P. Zhao, J. McNeely, P. Golconda, M.A. Bayoumi et. all// IEEE Trans, on VLSI Sys. -vol.15, № 3,-2007,-pp. 338−346.
- Comparative analysis of master-slave latches and flip-flops for high-performance and low-power system / V. Stojanovic, V. Jklobdzija // IEEE J. Solid State Circuits-vol.34, -№ 4, -1999, -pp.536−548.
- Critical Path Selection for Delay Fault Testing Based Upon a Statistical Timing Model / Li-C. Wang, J-J. Liou // IEEE Trans. On Computer-Aided Design of IS and sys.- 2004. -vol.23. № 11 -pp. 1550−1565
- Performance Optimization Using Extended Critical path Analysis in Multithreaded Programs on Multiprocessors / M. Broberg, L. Lundberg and H. Grahn // Journal of Parallel and Distributed Computing -2001. № 61.-pp 115−136
- Design Compiler Ultra / Datasheet Synopsys, -2009: Web: http://www.svnopsvs.com/Tools/Implementation/RTLSynthesis/Documents/dc ultra ds. pdf
- Technical for Fast Physical Synthesis / C.J. Alpert, S.K. Karandikar and all //• Proceedings of the IEEE. -2007. -vol.95. № 3 -pp 573−599
- Гармаш А, А. Методы энергетической оптимизации быстродействующих цифровых КМОП СБИС // Электроника микро- и наноэлектроника. Сб. науч. трудов. -М: МИФИ, 2004. -С.221−225.
- Lower-Power Logic Styles: CMOS Versus Pass-Transistor Logic / R. Zimmermann and W. Fichtner / IEEE Journal of solid-state circuits. -1997. -vol.32. № 7 -pp325−337.
- Alioto M., Palumbo G. Analysis and Comparison on Full Adder Block in Submicron Technjlogy // IEEE Trans, on VLSI Sys. -2002. -Vol.10. № 12. -PP. 806−823.
- Performance analysis of low-pwer 1-bit CMOS Full Adder Cells / A. Shams, T. Darwish and M. Bayoumi // IEEE trans of VLSI -vol. 10 № 1 2002 -pp.20−29
- Гармаш А.А. Анализ полных одноразрядных сумматоров для высокопроизводительных КМОП СБИС // Электроника микро- и наноэлектроника. Сб. науч. трудов. -М: МИФИ, 2006. -С.57−60.
- Гармаш А.А. Энергетическая оптимизация логических цепей, разрабатываемых по проектным нормам 250−90нм // Естественные и технические науки, № 6, 2009, -С. 33−38.
- Sequence-Swith Coding for Low-Power Data transmission / M. Yoon // IEEE trans. On VLSI -vol. 12 № 12 2004 -pp. 13 81 -13 85
- Гармаш А.А. Повышение быстродействия комбинационных умножителей// Электроника, микро- и наноэлектроника. Сборник научных трудов / Под ред. В. Я. Стенина. -М.:МИФИ, 2002. С.95−97.
- A Novel High-Speed 54×54 bit Multiplier/ P. Asadi, К. Navi // American Journal of Applied Sciences -2007, № 4. -pp 666−672.
- A Novel 32-bit Scalable Multiplier Architecture / Y. Kolla, Y. Kim, J. Carter // -2003, CLSVLSI'03 April 28−29, Washington, DC, USA.
- Power Efficient Flexible Processor Architecture for Embedded Applications / F. Vermeulen, F. Catthoor, L. Nachtergaele, D. Verkest and H. De Man // IEEE trans. On VLSI -2003. -vol.11. № 3. -pp.376−385
- Power Management in High-level Synthesis /G.Lakshminarayana, A. Raghunatuan and S. Dey// IEEE trans. on VLSI-1999. -vol.7. № 1. -pp.7−15
- Reduce Dynamic Power Consumption in Synchronous sequential digital design using retiming and supply voltage scaling / N. Chabibi and W. Wolf // IEEE trans. On VLSI -2004. -vol.12 № 6. -pp.573−590.
- Design and analysis of low-power cache using two level folter scheme / Y.-J Chang, S.-J. Ruan // IEEE Trans on VLSI sys. -2003. -vol.10. №.4 -pp.568−580.
- A Step-by-Step Design and Analysis of Low Power Caches for Embedded Processors / M. Ben Naser and C.A. Moriz // Departmen of Electrical and Computer Engineering, University of Massachusetts, Amherst, Jan 21, -2005.
- A Lower-Power SRAM Using Bit-Line Charge-Recycling / K. Kim, H. Mahmoodi // IEEE Journal of solid-state circuits. -2008. -vol.43.№ 2. -pp 446- 459.
- A Controllable Low-Power Dual-Port Embedded SRAM foe DSP Processor / H. Yang, M.-H. Chang, T. Lin and et. WEB: http://lpsoc.eic.nctu.edu.tw/pub/A%20Controllable%201ow-power%20dual-port%20embedded%20SRAM%20for%20DSP%20processor.pdf
- Analysis of Dual-VT SRAM Cells With Full-Swing Single-Ended Bit Line Sensing for On-Chip Cache / F. Hamzaoglu, Y. Keshavatzi et al. // IEEE Trans. On VLSI Systems. -2002. -vol.10. № 2. -pp.79−90.
- Circuit and Microarchitectural Techniques for reducing Cache Leakage Power / N. Kim, K. Flautner, D/ Blaauw and Т/ Mudge // IEEE Trans, on VLSI Sys. -2003, -vol.15, № 10,-pp. 232−248.
- Design and Analysis of Two Lower Power SRAM Cell Structures / G. Razavipour, A. Afzali-Kusha and M.Pedram. Web: http://atrak.usc.edu/~massoud/Papers/Two-LowPower-SRAM-cells-TVLSI.pdf
- Stable SRAM Cell Design for the 32 nm Node and Beyond / L. Chang et al.// VLSI Technology,.Digest of Techiacl Papers. 2005 Symposium. -2005 № 6. -pp.128−129.
- Reducing the sub-threshold and gate-tunneling leakage of SRAM cells using dual-Viand dual-T0X assignment / B. Amelifard, F. Fallah, and M. Pedram // im Proceeding of DATE.-2006, № 3, pp. 1−6.
- Low-Leakage Robust SRAM Cell Design for Sub-lOOnm Technologies /in Procidings of Asia South Pacific Design Automation Conference. -2005, -pp.539−544
- Negative Word Line Scheme Based Low Power 8kb SRAM for Stand Alone Device / G.M. Reddy, P. Chandrashekara // European Journal of Scientific Reseach -2009, -vol.26, № 2, -pp 223−237.
- Speed and power scaling of SRAM’s / R.J. Evans, P.D. Franzon // IEEE Trans. Solid.-State Circ., -2000, -vol. 35, -№ 2, -pp. 175−185.
- A Low-Power High-Perfonnans Current-Mode Multiport SRAM / M.M. Khellah, M.I. Elmasry // IEEE trans. On VLSI, -2001, -vol.9, -№ 5, -pp.590−598.
- Deep sleep mode: SRAM leakage suppression using ultra low standby data retention voltage. Present at Gigascale Silicon Research Centr. Workshop. -2003. Web: http://www.gigascale.org/pubs/tallks/2003/oakland
- Гармаш А.А. Оценка максимальной динамической мощности КМОП СОЗУ // Электроника микро- и наноэлектроника. Сб. науч. трудов. —М: МИФИ, 2005. -С. 140 142
- Multi-Bank Main Memory Architecture with Dynamic Voltage Frequency Scaling for System Energy Optimization / H. Benfradj et.al. // IEEE Proceedings of the 9 EUROMICRON Conference on Digital System Design 2006.
- Курс общей физики: В-5кн.:Кн.2: Электричество и магнетизм: Учеб. Пособие для вузов / И. В. Савельев. -М.: ООО «Издательство Астрель»: «Издательство ACT», -2003. -336с.: ил.
- Моделирование радиационных эффектов в МДП-транзисторах и логических элементах. Анализ усилителей считывания для интегральных ЗУ: Отчет НИР (итоговый)/ Всесоюзный, науч.-техн. информ. центр Инв.№ Б872 098. -М. -1980. -193с.
- Разработка схемотехнических принципов улучшения технических характеристик КМДП СБИС ОЗУ. Анализ принципов создания и схемотехники быстродействующих КМДП СБИС ОЗУ: Отчет о НИР (заключительный) / № ГР 0186.46 674. -М МИФИ. -1987. -145с.
- Зи С. Физика полупроводниковых приборов В 2-х книгах. Кн.1. Пер. с англ. 2-е перераб. И доп. Изд. — М.: Мир, 1984. -256с.
- Кармазинсикй A.H. Синтез принципиальных схем цифровых элементов на мдп-транзисторах. -М.: Радио и связь, 1983. -256 с.
- Интегральные схемы на МДП-приборах: перевод с английского, под. Ред. А.Н. Крамазинского/Издательство «МИР"-М. -1975.88. .SEC KG60000 CELL LIBRARY /2nd Edition // Samsung Electronics Data Book Jan -1994.
- XFAB Semicondoctor Foundriues AG, Haarbergst. 67, 99 097 Erfurt, Germany. Data and Info Sheets.
- Web:http://wwv.xfab.com/fileadmin/X
- FAB/Download Center/Technology/CMQS/XC018 CMOS Data Sheet. pdf Web: http://wvw.xfab.com/fileadmin/X
- FAB/Download Center/Technology/CMOS/XCO 18 CMOS Info sheet. pdf
- Silterra Malasya Sdn. Data sheets.
- Web: http://www.viragelogic.com/render/content.asp?id=259
- J. Vandenbusse, G. Gielen, M. Steyart /Sysytem Design of Analog IP Blocks // Kluvver Academic Publishers, Boston/Dordrecht/London/ -2003, -193pp.
- Сверхбольшие интегральные микросхемы оперативных запоминающих устройств / В. В. Баринов, А. С. Березин, В. Д. Вернер и др. -М.: Радио и связь, 1991.-272 с.
- Угрюмов Е.П. / Цифровая схемотехника // -СПб.: БХВ-Петербург, 2001. -528с.
- Deep-submicron CMOS circuit design Simulator in hands E. Sicard, S.D. Dendhina Brook/Cloe Publishing company, Salt Lake City, Utah 84 109, USA -2003.
- Герасимов Ю.М. Особенности расчета ячеек памяти на дополняющих МДП-транзисторах // Ядерная электроника. Сб. статей, вып. 5 / Под ред. Т. М. Агаханяна. М.: Атомиздат. — 1975.- С. 33−38.
- Герасимов Ю.М., Григорьев Н.Г Элементы памяти для радиационно стойких КМОП нано-СБИС СнК // Элктроника, микро- и наноэлектроника. Сбор. Науч. Труд. / под ред. В .Я. Стенина. -М.ЖМИФИ, -2008. С. 20−29.
- Григорьев Н.Г. Повышение быстродействия цепей выборки статических КМДП БИС ОЗУ схемотехническими методами. Дис. канд. тех. наук. -М., -1988, УДК 621.382.322,-177с.
- Input Space adaptive design: A high-level methodology for optimization energy and performance / W. Wang, A. Raghunatihan, G. Lakshminarayana and N. Jha IEEE trans. On VLSI -vol.12 № 6 2004 -pp.590−602
- ГУП НПЦ „ЭЛВИС“, техническая документация. Web: http://multicore.ru/index.php?id=47
- Время кентавров: микросхемы серии Мультикор-1 lxx (МС-11хх) для встраиваемых и мобильных применений / Т. Солохина, Я. Петричкович, А. Глушков, А. Беляев и др.// Журнал Chip News № 8 -2002.
- Web: http://www.chipinfo.rU/literature/chipnews/200 208/2.html
- TSMC 0.25 pm Process SRAM-SP-HD Generator User Manual / -2002, January, Artisan Сотр. Release 5.0.
- Адрес: i24<16l, Москва, а/я 19 E-mail: main@elvees ги
- Тел./факс. 195)? 13−31−88 Web: http//www eivees ru
- При разработке семейства микросхем сигнальных процессоров семейства „Мультикор“ использованы следующие результаты диссертации, полученные автором:
- При разработке впугрешшх блоков памяти использован предложенный маршрут проектирования цифровых СФ-блоков с пониженным энергопотреблением, включающий методику расчета оптимального соотношения числа строк и столбцов в секциях накопителя.
- При разработке СФ-блоков ФАПЧ испочьзован предложенный маршрут проектирования цифровых СФ-блоков с пониженны, i энергопотреблением, включающий метод повторного использования функциональных узлов.
- Председатель комиссии Члены комиссии: п1. Jf. &
- У Солохина Т. В. Джиган В.И.1. Глушков А.В.1. УТВЕРЖДАЮ»
- Генеральный директор ЗАО НТЦ «МодулЕ"""оо внедрении результатов диссертационной работы Гармаша А. А. «МАЛОМОЩНЫЕ ЦИФРОВЫЕ СЛОЖНОФУНКЦИОНАЛЬНЬЫ БЛОКИ КМОП СБИС», лредставлениой па соискание ученой степени кандидата технических наук
- Нас оящий акт свидетелт ствует о том, что результаты диссертаьчи Гармаша А. А. испол1 юваны при выполнении СЧ ОКР: «Разработка СФ-блока ОЗУ по радиационно-стойкс й технологии 0,5 мкм», шифр «ММК-Р-ОЗУ». 1. В частотности:
- Разработанная ОЗУ удовлетворяет всем условиям технического задания и не пмее: зарубе, сных аналогов.1. Зам. дирекюрл1. JФомин Д.В.
- Нач. отдела, гл. конструктор | «ММК -Р"1. Харин В.А.С