Последовательный умножитель двух 4-разрядных чисел со знаком

НАЦИОНАЛЬНЫЙ ИССЛЕДОВАТЕЛЬСКИЙ ЯДЕРНЫЙ УНИВЕРСИТЕТ «МИФИ»

ФАКУЛЬТЕТ АВТОМАТИКИ И ЭЛЕКТРОНИКИ Кафедра Микрои наноэлектроники КУРСОВОЙ ПРОЕКТ

«Последовательный умножитель двух 4-разрядных чисел со знаком»

Выполнил: студент группы А7−09 Гуров Е.В.

Консультант: Шагурин И.И.

2012 г.

Расчёт базового элемента Исходные данные:

Базовый элемент: 3И-НЕ;

Т_з = 1.2 нс; L_к = 0.6 мкм; d_ox = 30 нм; С = 1 пФ;

U_on = 0.8 В; U_op = -1 В; Е_п = 3 В; V_п = 1.6 В;

м_р = 150 см²/(В· с); м_n = 300 см²/(В· с).

Рис. 1. Схема элемента 3И-НЕ Расчёт

b'_p max = 3b_p; b'_n max = b_n; t_з¹⁰? t_з⁰¹ = T_з = 1.2· 10^-9 с;

Моделирование в программе MicroCAP

Рис. 2. Временная характеристика переключения логического элемента из логического нуля в логическую единицу Рис. 3. Временная характеристика переключения логического элемента из логической единицы в логический ноль Как можно заметить, расчётные данные совпали с результатами моделирования.

Проектирования умножителя В основе лежит схема полного сумматора:

Рис. 4. Полный сумматор Представляет собой сумматор двух 1-битных чисел. Для него справедлива следующая таблица истинности:

Таблица 1

Последовательным соединением получаем 4-битный сумматор:

Рис. 5. 4-битный сумматор Последовательным соединением получаем схему умножителя (рис. 6). Схема на логических элементах представлена на рисунке 7.

Знаки входных чисел подаются на отдельные входы (az, bz). Вычисление знака реализовано на логическом элементе ИСКЛ-ИЛИ.

Для проверки работоспособности спроектированного устройства была построена временная диаграмма, её часть приведена на рисунке 8.

Рис. 8. Временная диаграмма спроектированного умножителя последовательный умножитель число логический

Оценка быстродействия Пусть Т_з — время задержки одного логического элемента. В данном случае это 1.2 нс. Полный сумматор содержит максимум 3 последовательно включённых элемента, отсюда следует, что время задержи полного сумматора 3Т_з. 4-битный сумматор содержит последовательно 4 включённых полных сумматоров, а умножитель, в свою очередь, 3 последовательно включённых 4-битных умножителей, а также по одному логическому элементу на вход. Отсюда получим максимальную задержку всего устройства? Т_з = (3· 4·3+1)Т_з = 37Т_з = 37· 1.2 нс = 44.4 нс.

Стоит обратить внимание на то, что это максимальная задержка, задержка на каждом выходе будет разной, что является одним из главных недостатков схемы. Его можно обойти включением на каждом выходе D — триггера, синхронизируемого частотой ниже 1/?Т_з? 22.5 МГц.

Схема содержит 78 логических элементов, каждый из которых потребляет мощность 7.5 мВт на частоте 20 МГц (рассчитано в программе MicroCAP). Всё устройство потребляет мощность 585 мВт.

1. Титце У. Шенк К. — Полупроводниковая схемотехника

2. Алексенко А. Г., Шагурин И. И. — Микросхемотехника

3. Материал из Википедии — свободной энциклопедии (http://ru.wikipedia.org/wiki/Сумматор)