Структура и назначение выводов кристалла ЦП

Запросы к памяти Corei7 состоят из трех этапов:

1.Фаза активизации (ACT) памяти «открывает» строку динамической памяти, делая ее готовой для последующих обращений.

2.В фазе чтения (READ) или записи (WRITE) могут происходить обращенияк отдельным словам открытой строки динамической памяти или к последовательным словам текущей строки динамической памяти с использованиемпакетного режима.

3.Фаза предзаряда (PCHRG) «закрывает» текущую строку динамической памяти и готовит память к следующей команде активизации. Конвейерная работа с памятью процессора Corei7 основана на том, что динамическая память DDR3 на микросхеме состоит из нескольких банков. Банкпредставляет собой блок динамической памяти, к которому процессор можетобращаться параллельно с другими банками, даже находящимися на той жемикросхеме. Типичная микросхема динамической памяти DDR3 содержит довосьми банков. Впрочем, спецификация интерфейса DDR3 разрешает не более трех параллельных обращений для одного канала DDR3. Временная диаграммарис. 3показывает, как Corei7 выдает 3 обращения к трем разным банкам динамической памяти. Обращения полностью перекрываются, так что операции на микросхеме динамической памяти выполняются параллельно. Связь между командами и последующими операциями на временной диаграмме обозначаются стрелками.Рис.

3 Конвейерные обращения к памяти через интерфейс DDR3 процессора Core i7Как видно изрис. 3, интерфейс памяти DDR3 имеет четыре основных сигнальных канала: синхронизация шины (СК), команда шины (CMD), адрес (ADDR) и данные (DATA). Сигнал синхронизации шины СК управляет всей, работой шины. Командный сигнал CMDуказывает, какая операция запрашивается у динамической памяти. Команда ACTзадает адрес строки динамическойпамяти, открытой сигналом ADDR. При выполнении команды READадрес столбца динамической памяти задается с использованием сигналов ADDR, а динамическая память выдает прочитанное значение спустя фиксированное время через сигналы DATA. Наконец, команда PCHRGуказывает банк, к которому применяется операции предзаряда, через сигналы ADDR.

В нашем примере команда ACTдолжна предшествовать первой команде READдля того же банка на два цикла шины DDR3, а данные выдаются через один цикл после команды READ. Кроме того, операция PCHRGдолжна произойти, по крайней мере, на два цикла позже последней операции READс тем же банком динамической памяти. Параллелизм запросов памяти проявляется в перекрытии запросов READ к разным банкам динамической памяти. Первые два обращения READк банкам 0 и 1 полностью перекрываются, производя результаты в циклах шины 3 и 4 соответственно. Обращение к банку 2 частично перекрывается с первым обращением к банку 1, и наконец, второе чтение из банка 0 частично перекрывается с обращением к банку 2. Corei7 осуществляет полное моделирование внутренней деятельности каждой подключенноймикросхемы DDR3. Соответственно он ожидает возвращения данных в правильно выбранном цикле и знает, что операцию предзаряда не следует начинать раньше чем через два цикла после последней операции чтения. Corei7 может прогнозировать все эти события, потому что интерфейс памяти DDR3 работает синхронно, так что все операции занимают четко определенное количество тактов шины DDR3. Даже при наличии всей этой информации построение высокопроизводительного, полностью конвейерного интерфейса памяти DDR3 — нетривиальная задача, требующая применения многочисленных внутренних таймерови детекторов конфликтов для реализации эффективной обработки запросов. Список использованной литературы

Вишнякова Н. Центральный процессор / Наталья Вишнякова // Компьютер с нуля. — 2012. — 26 марта Тананбаум Э., Остин Т. Архитектура компьютера.

6-е изд. — СПб.: Питер, 2013. — 816 е.: ил. Энциклопедия процессорных терминов // Режим доступа:

http://www.ixbt.com/cpu/cpu-pedia.shtml#processor