Исследование и разработка методов увеличения производительности интегральных схем многоядерных микропроцессоров на основе повышения эффективности коммутационной логики
Диссертация
Существует ряд программных и аппаратных методов, позволяющих снизить время простоя ядер при обмене данными с дальней памятью, например увеличение регистрового файла, применение мультитредовой архитектуры ядра и фоновая подкачка данных в локальную память, однако данные методы не позволяют полностью решить проблему простоя ядер при доступе к дальней памяти. Таким образом, эффективность логики… Читать ещё >
Список литературы
- Gepner P., Kowalik М., Multi-Core Processors: New Way to Achieve High System Performance // Parallel Computing in Electrical Engineering, PAR ELEC 2006 -P. 9−13.
- Корнеев В., Киселев А., Современные микропроцессоры. // СПб.:БХВ-Петербург- 2003.
- Sterling, T.L., Zima, Н.Р., Gilgamesh: A Multithreaded Processor-In-Memory Architecture for Petaflops Computing // Supercomputing, ACM/IEEE Conference 2002 P. 48.
- Venkateswaran N., Krishnan A., Kumar S. N., Shriraman A., Sridharan S., Memory in processor: a novel design paradigm for supercomputing architectures //ACM SIGARCH Computer Architecture Volume 32, Issue 3 2004 — P. 19 -26
- Hennessy J. L., Jouppi N. P., Computer technology and architecture: An evolving interaction // Computer, Volume 24, Issue 9 1991. — P. 18−29.
- Rakesh Kumar, Keith I. Farkas, Norman P. Jouppi, A multi-core approach to addressing the energy-complexity problem in microprocessors // In Workshop on Complexity-Eective Design 2003.
- Almasi G., Cascaval G., Castanos J. G., Denneau M., Lieber D., Moreira J. E., Warren H.S., Dissecting Cyclops: a detailed analysis of a multithreaded architecture // ACM SIGARCH Computer Architecture Volume 31, Issue 1 2003 — P. 26 — 38
- Dally William J., Towles Brian, Route Packets, Not Wires: On-Chip Interconnection Networks // DAC 2001, 2001. — P. 684- 689.151
- PentiumD Processor 11 www.intel.com
- Core2 Duo Processors // www.intel.com
- Key Architectural Features AMD Athlon™ Dual-Core Processors // www.amd.com
- Performance Guidelines or AMD Athlon™ 64 and AMD Opteron™ ccNUMA Multiprocessor Systems // www.amd.com
- BIOS and Kernel Developer’s Guide (BKDG) For AMD Family lOh Processors
- Hammond L., Hubbert B, Siu M., Prabhu M., Chen M., Olukotun K., The Stanford Hydra CMP // IEEE MICRO Magazine- 2000 P.71−84.
- Tremblay M., Majc-5200: A vliw convergent MPSOC // In Microprocessor Forum, 1999.
- Poonacha Kongetira, Kathirgamar Aingaran, Kunle Olukotun, Niagara: A 32-way multithreaded spare processor // IEEE MICRO Magazine, Volume 25, Issue 2, -2005.-P.-21−29.17 http://www.research.ibm.com/power4
- IBM. Power5: Presentation at microprocessor forum. 2003
- Le H. Q., Starke W. J. IBM POWER6 microarchitecture. IBM J. Res. Dev., v. 51, №. 6, 2007.
- Александров Ю., Беляев А., Глушков А., и др., Новая отечественная платформа СБИС «МУЛЬТИКОР» для высокоскоростной обработки информации и управления объектами // Цифровая обработка сигналов № 3 2001 — С. 25−38.
- Петричкович Я., Технологии определяют все // ЭЛЕКТРОНИКА: Наука, Технология, Бизнес № 1 — 2004 С. 4−10.
- Солохина Т., Петричкович Я., Александров Ю., и др., Микросхемы базовых серий «МУЛЬТИКОР». Сигнальный микроконтроллер 1892ВМ2Т (МС-24). // Chip News № 2 2005 — С. 20−31.
- Солохина Т., Петричкович Я., Александров Ю., и др., Микросхемы базовых серий «МУЛЬТИКОР». Сигнальный микроконтроллер 1892ВМ2Т (МС-24). II Chip News № 3 2005 — С. 20−26.
- Солохииа Т., Александров Ю., Глушков А., Беляев А., Петричкович Я., Отечественные трехъяерные сигнальные микроконтроллеры с производительностью 1,5 GFLOPs // Цифровая обработка сигналов. Электронные компоненты № 6 2006 — С. 73−78.
- Солохина Т., Александров Ю., Петричкович Я., Сигнальные контроллеры компании ЭЛВИС: первая линейка отечественных DSP // ЭЛЕКТРОНИКА: Наука, Технология, Бизнес № 7 2005 — С. 70−77.
- Kahle J. A., Day М. N. Hofstee Н. P., Johns С. Я., Maeurer Т. R., Shippy D., Introduction to the cell multiprocessor // IBM Journal of Research and Development — 2005.
- Hofstee H. Peter, Power efficient processor architecture and the cell processor // 11th International Symposium on High-Performance Computer Architecture (HPCA'05) 2005 — P. 258−262
- Tile Processor Architecture. Technology Brief- 2007 // www.tilera.com
- A Tera-scale Computing Research Overview // www.intel.com31 http://www-vlsi.stanford.edu/smartmemories/32 www.tensilica.com
- Burger D., Keckler, S.W., Scaling to the end of silicon with EDGE architectures // Computer Volume 37, Issue 7 2004. — P. 44- 55.
- Swanson Steven, Michelson Ken, Schwerin Andrew, Oskin Mark WaveScalar International Symposium on Microarchitecture (MICRO-36 2003) — 2003.
- Rakesh Kumar, Keith Farkasy, Norman P, Jouppiy Partha, Ranganathany Dean M. Tullsen, Processor Power Reduction Via Single-ISA Heterogeneous Multi-Core Architectures // computer Architecture Letters, Vol 2, April 2003.
- Hwang Soo-Yun, Jhang Kyoung-Sun, An improved implementation method of AHB BUSMATRIX // IEEE International SOC Conference 2005. — P. 211−214.
- AMBA AXI Protocol specification // www.arm.com153
- Kumar V.P. Reddy S.M. Augmented Shuffle-Exchange Multistage Interconnection Networks // IEEE Computer Magazine, vol. 20 1987. — P. 30−40.
- Мак P. Shared-cache clusters in a system with a fully shared memory // IBM Journal of Research and Development 1997.
- Ye T.T., Benini L., Micheli G., Packetized On-Chip Interconnect Communication Analysis for MPSoC // Proceedings of the conference on Design, Automation and Test in Europe Volume 1 — 2003 P. 10 344
- Т. T. Ye, L. Benini, G. De Micheli, «Analysis of power consumption on switch fabrics in network routers» Proceedings of the 39th Design Automation Conference, June 2002, pp. 524−529.
- Ye T.T., Benini L., Micheli G., Packetization and routing analysis of on-chip multiprocessor networks // Journal of Systems Architecture: the EUROMICRO Journal archive Volume 50, Issue 2−3 2004 P. 81−104.
- Hu J., Marculescu R., Exploiting the Routing Flexibility for Energy/Performance Aware Mapping of Regular NoC Architectures // Proceedings of Design Automation and Test in Europe, March 2003, pp. 688−693.
- Zhang M., Asanovic K, Victim replication: maximizing capacity while hiding wire delay in tiled chip multiprocessors // Computer Architecture, 2005. ISC A '05. Proceedings. 32nd International Symposium on 2005 — P. 336−345
- Таненбаум Э. Архитектура компьютера / 4-е издание СПб.:Питер 2002.
- Lenoski D., LaudonJ., Gharachorloo К, Weber W.-D., Gupta A., Hennessy J., Horowitz M., Lam M.S., The Stanford DASH Multiprocessor // Computer Volume 25, Issue 3- 1992.-P. 63−79.48 http://www.montalvosystems.com/
- Mai, K.- Paaske, Т.- Jayasena, N.- Ho, R.- Dally, W.J.- Horowitz, M. Smart Memories: a modular reconfigurable architecture // Computer Architecture 2000. — P. 161 — 171.
- Guz Zvika, Keidar Idit, Kolodny Avinoam, Weiser Uri C. Nahalal: Cache Organization for Chip Multiprocessors // IEEE ComputerArchitecture Letters Volume 6, Issue 1 2007.
- Intel® Hyper-Threading TechnologyTechnical User’s Guide // www.Intel.com
- Thomas L. Sterling, Hans P. Zima Gilgamesh: A Multithreaded Processor In-Memory architecture for Petaflops Computing I. E. E. E Computer, June 1998
- Wenisch T.F., Somogyi S., Hardavellas N. и др., Store-Ordered Streaming of Shared Memory // Proceedings of the 14th International Conference on Parallel Architectures and Compilation Techniques 2005 — P. 75−86
- Kavaldjiev, N.K. and Smit, G.J.M., Jansen, P.G. A Virtual Channel Router for On-chip Networks // IEEE Computer Society 2004 — P. 289−293.
- Kumar R., Holistic design for multi-core architectures // University of California at San Diego ISBN:978−0-542−73 443−4, Order Number: AAI322299 2006 -214 стр.
- Wu X., YangJ., Shi L., Bus Buffer Evaluation of Different Arbitration Algorithms // SOC Conference, 2005. Proceedings. IEEE International 2005 — P. 261 264
- Yihan Li, Panwar S., Chao, H.J. The dual round robin matching switch with exhaustive service // High Performance Switching and Routing. Workshop. 2002 — P. 58−63.
- Motorola M68HC11 Reference Manual // www.motorola.com (http://www.mcumaster.com/hcl 1/Block/SPI/spi.html)
- Пат. PCT/US2004/37 576. US. Lambrache Emil, Froemming Benjamin. 09.06.2005. WO 2005/52 776 A160 http://www.rapidio.org/
- Интерфейс SPI Microwire. Мир периферийных устройств ПК. 2004, № 4, с52−53.
- I2S bus specification (Phillips Semiconductors)
- CMX881 Baseband Processor for PMR and Trunked Radios // www.cmlmicro.com
- CMX981 Advanced Digital Radio Baseband Processor // www.cmlmicro.com155
- ADSP-2126x SHARC Processor Peripherals Manual // www.analog.com
- ADSP-BF537 Blackfin Processor Hardware Reference // www.analog.com
- Nan Wang, MA. Bayoumi, Dynamic Fraction Control Bus: New SOC On-chip Communication Architecture Design // IEEE International SOC Conference 2005. — P. 199- 202.
- Yihan Li, Panwar S., Chao, H.J. The dual round robin matching switch with exhaustive service // High Performance Switching and Routing. Workshop. 2002 — P. 58−63
- Путря Ф.М. Новые алгоритмы снижения простоя в многоядерных процессорах // Всероссийская молодёжная конференция «Электроника» 2007. с 26.
- Путря Ф.М., Исследование, разработка и оптимизация аппаратных средств обмена данными в многоядерных вычислительных системах // Сборник трудов «Проблемы разработки перспективных микроэлектронных систем. Форум диссертационных работ.» 2008. — с 509 -515.
- Путря Ф.М., отчет по НИОКР по теме: «Разработка аппаратно-программных методов минимизации времени простоев в многоядерной системе при разработке ядер с общей памятью» по государственному контракту № 5441р/7991 от 14 декабря 2007 года
- Путря Ф.М., Мепыиепин JI.B. Многоядерный процессор на основе архитектуры с общим адресным пространством, разделенным на ближнюю и дальнюю память // Всероссийская межвузовская научно-техническая конференция «Микроэлектроника и информатика» 2007. с 267.
- Kavaldjiev, N.K. and Smit, G.J.M., Jansen, P.G. A Virtual Channel Router for On-chip Networks // IEEE Computer Society 2004 — P. 289−293.74 http://www.covvare.com75 http://www.synopsvs.com
- IEEE 1666 -2005 Standard Language Reference Manual // www.systcmc.org77 www.ibm.com
- John D. Davis, Cong Fu, James Laudon, The RASE (Rapid, Accurate Simulation Environment) for Chip Multiprocessor // Computer Architecture News -September 2005 Vol. 33, No. 4 — P. 14−23
- Путря Ф.М., Кучинский А. С., Программная модель для многокритериальной оценки производительности многоядерных вычислительных систем // Всероссийская межвузовская научно-техническая конференция «Микроэлектроника и информатика 2008» — 2008 г. с 207.
- Воеводин В. В. II Вычислительная математика и структуры алгоритмов. Издательство Московского Университета 2006, 112 с.
- IEEE Standard Verilog ® Hardware Description Language //http://wwv. veriIog.com/IEEEVerilog.html
- SystemVerilog 3.1a Language Reference Manual //http://www.systemverilog.org/
- Solomatnikov A., Firoozshahian A., Qadeer W., Shacham O., Kelley K., Asgar Z., Wachs M., Hameed R., Horowitz M., Chip multi-processor generator // DAC. 2007 -P. 262−263
- Shalan M., Shin E., Mooney V., DX-Gt: Memory management and crossbar switch generator for multiprocessor system-on-a-chip // 11th Workshop on Synthesis And System Integration of Mixed Information technologies 2003 — P. 357−364
- Shalan M., Mooney V. J., A dynamic memory management unit for embedded real-time system-on-a-chip // Proceedings of the 2000 international conference on Compilers, architecture, and synthesis for embedded systems 2000 — P. 180 — 186.
- Shalan M., Mooney V. J., Hardware support for real-time embedded multiprocessor system-on-a-chip memory management // Proceedings of the tenth international symposium on Hardware/software codesign — 2002 — P. 79−84.
- Shin E. iS., Mooney V.J., Riley G. F., Round-robin arbiter design and generation // Proceedings of the 15th international symposium on System Synthesis -2002 P. 243 — 248.
- Preparata F. P., Vuillemin J., The Cube-Connected Cycles: A Versatile Network for Parallel Computation // Comm. of the ACM 1981 — P. 300−309.
- Путря Ф.М., Беляев A.A., Глобальный коммутатор для многоядерного процессора с несимметричным доступом к памяти // Вопросы радиоэлектроники, серия ЭВТ. выпуск 3. — 2008. — С. 28 — 39.
- Путря Ф.М. Метод автоматизации процесса разработки коммутационной среды для многоядерной системы с ассиметричным доступом к памяти // Сборник трудов «Проблемы разработки перспективных микроэлектронных систем» 2008. -с 201 -204.
- Кучинский А. С., Путря Ф. М., Симулятор многоядериой вычислительной системы и примеры его применения // Известия вузов. ЭЛЕКТРОНИКА № 2 2008 г. с 72−77.
- Serially Interfaced, 8-Digit LED Display Drivers MAX7219/MAX7221 // http://www.maxim-ic.com/
- Crews M., Yuenyongsgool Y., Practical design for transferring signals between clock domains // EDN 2/20/2003
- Беляев A.A., Путря Ф. М. Выбор оптимальной структуры функционально полного контроллера шины SPI с 32-зазрядным интерфейсом // Известия вузов. Электроника-№ 4 2006.- с 71−75
- Беляев А. А. Путря Ф.М. Проектирование СФ-блока контроллера шины SPI с интерфейсом АМВА // Международная научно-техническую конференция «Электроника и информатика» 2005. — Часть 1, с 180.
- Глушков А.В., Беляев А. А., Путря Ф. М., Алексеев КН., Миронова Ю. В. Библиотека периферийных IP ядер платформы МУЛЬТИКОР // Сборник трудов «Проблемы разработки перспективных микроэлектронных систем» — 2005. — с 530 -535.
- Путря Ф.М. Оптимизация структуры контроллеров последовательных шин. Решение проблем нехватки выводов микросхемы и загрузки процессора при передаче данных // Сборник трудов «Проблемы разработки перспективных микроэлектронных систем» 2006. — с 274 -275.
- Путря Ф.М. ПРОГРАММИРУЕМЫЙ КОНТРОЛЛЕР ПОСЛЕДОВАТЕЛЬНЫХ ШИН // Решение о выдаче патента на изобретение от 24.12.2008 по заявке номер 2 007 132 778 от 31.08.2007