Структурно-функциональная организация запоминающего устройства

Под структурно-функциональной организацией устройства, или архитектурой, будем понимать совокупность элементов и узлов и связей между ними, обеспечивающих выполнение требуемых функций. Многочисленные варианты схем адресных ЗУ имеют много общего с точки зрения структурно-функциональной организации. Запоминающее устройство содержит большое количество элементов или ячеек памяти. В зависимости от способа доступа к нужному элементу или нужной ячейке различают структуры ЗУ с однокоординатной (одномерной) и двухкоординатной (двумерной) адресацией. Для большей наглядности принципы структурно-функциональной организации рассмотрим на конкретных примерах статических ОЗУ и ПЗУ.

Структурно-функциональная организация статических ОЗУ с однокоординатной адресацией.

Однокоординатная адресация используется для организации доступа к М ячейкам памяти, в каждой из которых хранится Л'-разрядное слово. На рис. 11.1 приведена структурная схема ОЗУ с организацией М х N, где М — число хранимых слов (М = 4), или ячеек памяти; N — число элементов памяти в ячейке (N = 4).

Состав устройства. Запоминающее устройство содержит:

• • накопитель, составленный из элементов памяти ЭИ/ в виде матрицы 4×4, где i = 0, 1, 2,3 — номера строк (слов), у = 0, 1,2, 3 — номера столбцов (разрядов хранимого слова). Управляющие входы ЭП каждой строки соединены друг с другом адресной шиной (линией). Элементы памяти строки образуют ячейку памяти (выделена темным цветом) для хранения 4-разрядного слова. Информационные выходы элементов памяти каждого столбца соединены с разрядной шиной данных, состоящей из двух линий — 0 и 1. Разрядные шины предназначены для записи слова в ячейку и считывания из нее;
• • дешифратор DC (2×4) адресного кода Л, Л₀, предназначенный для активизации одной из адресных шин (строки г) с помощью сигнала CS (chip select — выбор кристалла, микросхемы);
• • усилители записи, реализующие режим записи входного 4-разрядного слова DI_tDI., DlJ) i_n (data input — входные данные) при подаче сигнала W/R = 0 (write — запись). Каждый усилитель записи имеет два выхода: прямой и инверсный. Их количество равно числу разрядов слова;
• • усилители считывания, реализующие режим чтения содержимого ячейки ОЗУ при подаче сигнала W/R = 1 (read — чтение). С выхода усилителей снимается выходное 4-разрядное слово DO₃DO₂DO^DO₀ (data output — выходные данные).

Принцип работы устройства. Если сигнал выбора микросхемы CS = 1, то все ЭП отключены от разрядных шин и находятся в режиме хранения.

При подаче на входы дешифратора адресного кода, например Л, Л₀ =10, и CS = 0 только на выходе 2 формируется уровень логической единицы, который активизирует работу элементов памяти.

Рис. 11.1. Структурно-функциональная организация ОЗУ с однокоординатной адресацией

ЭП₂, ЭП₂, ЭП₂, ЭП₂, расположенных вдоль строки с номером i = 2. Сигнал С5 = 0 открывает усилители записи или считывания. Направление передачи данных определяется значением сигнала запись/чтение Му/?.

При Му/? = О ЗУ работает в режиме записи, так как открываются усилители записи. На их входы поступает слово данных Му)/₂Л/,/)/₀. С выхода усилителей_снимаются отдельные разряды слова в прямой 01- и инверсной ?)/. форме (/ = 0,1, 2, 3). В большинстве случаев ЭП является бистабильная ячейка в виде двух замкнутых в кольцо инверторов. Входы инверторов подключены к линиям разрядной шины 0 и 1. Поэтому на вход одного инвертора поступает сигнал в прямой форме, а на вход другого — в инверсной, происходит запись данных в элементы памяти. Следовательно, в качестве ЭП вместо /^-триггера используется бистабильная ячейка, что позволяет сэкономить два транзистора.

Если У/Л = 1, то запоминающее устройство работает в режиме чтения, так как открываются усилители считывания. При этом усилители записи находятся в 7-состоянии, имеют высокое выходное сопротивление и не влияют на работу ЗУ. В режиме чтения данные, хранящиеся в ячейке памяти, через усилитель считывания выводятся из ЗУ в виде выходного слова данных /)0₃/)0₂Л0₁1)0₍₎.

Элементы памяти статических ОЗУ. Для более детального рассмотрения режимов записи, считывания и хранения воспользуемся принципиальными схемами элементов памяти, которые приведены на рис. 11.2.

Рис. 11.2. Принципиальные электрические схемы элементов памяти на биполярных (а) и МОП-траизисторах (б) для однокоординатной адресации.

ЭП на биполярных транзисторах для однокоординатной адресации (рис. 11.2, а) представляет собой бистабильную ячейку, выполненную на двухэмиттерных транзисторах. Нижние эмиттеры транзисторов УТ₂ подключены к адресной шине (строке), верхние эмиттеры — к линиям 1 и 2 разрядной шины.

В режиме записи на адресную шину с выхода дешифратора поступает высокий уровень напряжения (логическая единица), поэтому нижние эмиттеры не оказывают влияния на работу транзисторов. На линии 1 и 2 разрядной шины с выхода усилителей записи поступают разные уровни напряжения. Допустим, что на вход усилителя записи подан уровень логической единицы. Тогда (см. рис. 11.1) через линию 1 на верхний эмиттер транзистора УГ, поступает высокий уровень напряжения, а через линию 2 на верхний эмиттер транзистора УГ₂ — низкий уровень. Этот случай соответствует закрытому состоянию транзистора УТ_Х и открытому состоянию транзистора УТ₂. В бистабильную ячейку записывается логическая единица.

В режиме считывания на адресную шину с выхода дешифратора поступает высокий уровень напряжения (логическая единица), поэтому нижние эмиттеры не оказывают влияния на работу транзисторов. Усилитель записи находится в высокоомном Z-coc'Oя- нии и также не влияет на работу транзисторов. Линии 1 и 2 разрядной шины подключены к входам усилителей считывания. Так как транзистор УТ₂ находится в замкнутом состоянии, верхний эмиттер подключен к входу усилителя считывания, через него начнет протекать ток, создавая на входном сопротивлении усилителя падение напряжения. Следовательно, на линии 2 разрядной шины установится уровень логической единицы, который через усилитель считывания будет передан на выход запоминающего устройства.

В режиме храпения на адресную шину поступает низкий уровень напряжения (логический нуль), поэтому можно считать, что нижние эмиттеры обоих транзисторов подключены к общей точке схемы. В этом режиме бистабильной ячейки состояние верхних эмиттеров (или линий 1 и 2 разрядных шин) не оказывает влияния на состояние транзисторов. Состояние бистабильной ячейки остается неизменным.

ЭПна п-МОП-транзисторах для однокоординатной адресации (рис. 11.2, б) представляет собой бистабильную ячейку в которой:

• • транзисторы УТ_Х, УТ₂ выполняют функции переключения инверторов;
• • транзисторы УГ₃, со встроенным каналом и нулевым напряжением на затворе по отношению к истоку служат нагрузкой инверторов. В качестве нагрузки могут быть использованы также высокоомные ноликремневые резисторы, которые изготавливаются из поликристаллического кремния и располагаются над областью ключевых транзисторов УТ_Х, УТ₂> что придает схеме высокую компактность. Использование резисторов обеспечивает режим микротоков бистабильной ячейки, однако снижает скорость ее переключения и мощность выходных сигналов, что создает трудности при считывании. Для повышения скорости переключения используют мощные сигналы усилителей записи, а для возможности надежного считывания информации — высокочувствительные дифференциальные усилители;
• • транзисторы УТ₃, УТ₆ используются для подключения к линиям разрядной шины данных. Отметим, что в открытом состоянии МОП-транзисторы способны пропускать сигналы в обоих направлениях;
• • резисторы /?, /?₂ служат для ограничения емкостных входных токов в моменты отпирания ключевых транзисторов УТ_Х, УТ₂ и реализуются как части диффузионных областей этих транзисторов.

В режиме записи на адресную шину и, следовательно, на затворы транзисторов УТ₅, УТ₆ с выхода дешифратора поступает высокий уровень напряжения (логическая единица). Бистабильная ячейка на транзисторах УТ_{, УТ₂ подключается к линиям 1 и 2 разрядной шины, на которые с выхода усилителей записи поступают разные уровни напряжения. Допустим, что на вход усилителя записи подана логическая единица. Тогда (см. рис. 11.1) через линию 1 на затвор транзистора УТ₂ поступает высокий уровень напряжения, а через линию 2 на затвор транзистора УТ_] — низкий уровень. Независимо от предшествующего состояния транзистор УТ_{ переходит в закрытое состояние, которому соответствует высокий уровень напряжения на истоке, а транзистор УТ₂ — в открытое, и напряжение на его истоке близко к нулю. Такое состояние бистабильной ячейки соответствует логической единице.

В режиме считывания па адресную шину с выхода дешифратора поступает высокий уровень напряжения (логическая единица), поэтому бистабильная ячейка также подключена к линиям 1 и 2 разрядной шины. Усилитель записи находится в высокоомном 2-состоянии и не влияет на работу транзисторов. Линии 1 и 2 разрядной шины соединены с входами усилителей считывания. Поэтому единичное состояние бистабильной ячейки через усилитель считывания передается на выход запоминающего устройства.

В режиме хранения на адресную шину поступает низкий уровень напряжения (логический нуль), поэтому бистабильная ячейка с помощью транзисторов УТ₅, УТ₍. отключена от разрядной шины и ее состояние остается неизменным.