Программируемые логические устройства

Программируемые логические матрицы

Принципы и технологические приемы, лежащие в основе построения матрицы памяти ППЗУ, используются и при создании цифровых узлов, выполняющих различные логические функции п аргументов F (x_v х₂,…, х_п)_у задаваемые некоторой таблицей истинности.

Как известно, любой таблице истинности можно поставить в соответствие логическое уравнение в одной из совершенных форм — дизъюнктивной.

(СДНФ) или конъюнктивной (СК11Ф). Они подробно рассматривались в гл. 18. Обычно при построении логической матрицы в качестве исходной берут дизъюнктивную форму функции F (x_vx₂, …, х_п). Напомним, что структура СДНФ представляет собой логическую сумму из к слагаемых, т. е.

где k не превышает 2″. Причем каждое слагаемое в формуле (21.1) является логическим произведением, составленным из аргументов функции F (x_v х₂, …, х_п) и их инверсий в различных сочетаниях. Например, г/, = х, • х₂? х₃ •…-х_п, у₂ = х₁-х₂-х₃-х₄ ???х_п и т. п.

Логическая структура вида (21.1) реализуется при помощи матриц, подобных тем, которые используются в ППЗУ. В соответствии с формулой (21.1) сначала формируются слагаемые y_v у₂,…, у_к, т. е. логические произведения. Затем сформированные логические произведения подаются на устройство, осуществляющее их логическое сложение.

Проиллюстрируем названный алгоритм на примере функции трех аргументов F (x_v х₂, х₃), заданной таблицей истинности (табл. 21.4).

Таблица 21.4

Таблица истинности для иллюстрации алгоритма построения ПЛМ.

• 1. Получение СДНФ функции F (x_v х₂, х₃). Согласно методике подпараграфа 18.3.1:
  • • в табл. 21.4 выделяем наборы аргументов (строки), где функция F (x_v х₂, х₃) принимает значение «1». Это строки 2 — х, = 0; х₂ = 0; х₃ = 1; 4 — х₄ = 0; х₂ = 1; х₃ = 1; 7 — х, = 0; х₂ = 1; х₃ = 0;
  • • для каждого выбранного набора записываем логическое произведение, в котором каждый из аргументов x_vx₂, x₃ представлен либо в не инвертированном виде, либо своей инверсией, в зависимости от его значения в строке «1» или «0» («1″ —»х, «0» —? х). Тогда наборам 2, 4, 7 будут соответствовать следующие логические произведения:

• записываем логическую сумму полученных логических произведений:

Уравнение (21.3) является искомой СДНФ заданной логической функции.

2. Построение матрицы логических произведений «И». Ее основой является сетка из горизонтальных и вертикальных проводников — шин (рис. 21.19, а). Поскольку на горизонтальные шины подаются логические.

Рис. 21.19. Программируемая логическая матрица на три входа и один выход:

а — схема «И»; б — схема «ИЛИ».

переменные и их инверсии, то количество таких шин равно 2п, в нашем случае — 6. Каждой вертикальной шине «поручена» реализация одного из логических произведений в соответствии с соотношениями (21.2). В рассматриваемом примере достаточно трех вертикальных шин. Их выходы на рис. 21.19, а обозначены как y_v y_v у₃. Выходной сигнал с вертикальной шины может трактоваться как «1» или «О» в зависимости от ее потенциала (высокий — «1», низкий — «О»). При отсутствии контакта вертикальных шин с горизонтальными источник ЭДС Е (см. рис. 21.19, а) сообщает всем вертикальным шинам высокий потенциал, близкий к Е. Через резисторы R_v R_v R₃ ток не течет.

Благодаря наличию диода, соединяющего вертикальную шину с горизонтальной, высокий уровень потенциала вертикальной шины (у = 1) сохраняется лишь при запертом диоде, когда на горизонтальную шину также подано высокое напряжение, равное +? (х = 1). В противном случае, т. е. при низком потенциале горизонтальной шины (х = 0), диод открывается. В вертикальной шине появляется ток, снижающий ее потенциал до величины, соответствующей логическому «нулю» (у = 0).

Согласно СДНФ (21.3) первая шина (с выходом у_х) должна выполнять операцию г/, = х_х-х₂-х₃. Это означает, что данная шина может иметь высокий потенциал (у_х = 1) только, когда одновременно х_х = 1, х₂= 1, х₃ = 1. Удовлетворить такому требованию можно, если при помощи диодов соединить шину у_х с горизонтальными шинами x_v х₂, х₃, как показано на рис. 21.19, а. Поясним сказанное.

Когда на входные шины x_v х₂, х₃ подано высокое напряжение, равное +? (логическая «1»), все три диода, подсоединенные к шине г/, заперты. Разность потенциалов между анодом и катодом у диодов близка к нулю. В этом случае через резистор R_v включенный последовательно с шиной у_х, ток не течет. Потенциал данной шины остается высоким, что соответствует логической «единице», т. е. у_х = 1.

Если хотя бы на один из трех входов х_х, х₂, х₃ подан низкий потенциал («0»), соответствующий диод открывается, через резистор 7?, протекает ток, создающий в нем падение напряжения, близкое к Е. Следовательно, потенциал шины у_х снижается до нуля, а значит, и логическая величина у_х = 0.

Таким образом, при помощи трех диодов, соединяющих шину у_х с входными шинами х, х₂, х₃, реализовано первое логическое уравнение системы (21.2).

Аналогично в соответствии с двумя другими уравнениями системы (21.2) сделано диодное соединение шины у₂ с входами x_v х₂, х₃, а шины у₃ — с входами x_vx₂, x₃. На выходаху₂ и у₃ матрицы на рис. 21.19, а имеем сигналы, уровень которых удовлетворяет заданным соотношениям: у₂ = х_х •х₂-х_г и у₃ = х,-х₂-х₃.

Итак, построенная диодная матрица (см. рис. 21.19, а) реализует все необходимые логические произведения.

3. Схема логического сложения. На рис. 21.19, б показан один из вариантов схемы, осуществляющей логическое суммирование трех функций y_v у₂у у₃. Подлежащие суммированию логические величины y_v y_v у₃ подаются на базы трех биполярных транзисторов. Их эмиттеры объединены и через резистор R соединены с точкой О, имеющей нулевой потенциал. Коллекторы биполярных транзисторов подключены к «плюсу» источника питания Е. При подаче «1» на базовый вход любого из транзисторов (от y_v у₂ или у₃) он открывается. Сопротивление участка коллектор — эмиттер падает, и потенциал эмиттера становится близким к потенциалу коллектора, т. е. приближается к Е. Следовательно, на выходе F схемы на рис. 21.19, б появляется логическая «1». Подчеркнем, что «единичная» ситуация на выходе F имеет место, когда хотя бы один из аргументов y_v y_v у₃ равен «1». В символах алгебры логики это означает, что логическая функция F (y_v у₂, у₃) связана со своими аргументами уравнением.

Таким образом, при помощи схемы, изображенной на рис. 21.19, б, можно построить цифровой узел, выполняющий любую логическую функцию. Расположение диодов в матрице «И» может проводиться сразу по таблице истинности без предварительного составления алгебраического выражения в СДНФ.

На практике часто возникает задача реализации нескольких логических функций от одних и тех же переменных — F_l(x_vx₀,…, х_и), F₂(x, x₂,…, х_п),…, F_m(x_v х₂,…, х_п). В этом случае схема логического сложения должна содержать т выходных шин (F_v F₂,…, F_m) связанных с шинами у при помощи биполярных транзисторов (так же, как шина Тна рис. 21.19, б). Следовательно, схема, выполняющая дизъюнктивную функцию, превращается в матрицу.

Увеличение числа выходов в схеме «ИЛИ» неизбежно вызывает и увеличение числа необходимых для получения F_v F_v …, F_m логических произведений (конъюнкций). Это равносильно увеличению числа вертикальных шин в матрице «И». Конъюнкции, формируемые матрицей «И», принято называть термами.

Таким образом, устройство, реализующее одновременно несколько логических функций одних и тех же аргументов, состоит из двух матриц — «И» и «ИЛИ», как показано на рис. 21.20. Такое устройство называется программируемой логической матрицей (ПЛМ — programmable logic arrays — PLA).

Возможность программирования по усмотрению пользователя в ПЛМ обеспечивается при ее изготовлении следующим образом.

• 1. Во все без исключения узлы матрицы «И» включают диоды, снабженные последовательными плавкими перемычками.
• 2. Каждая шина матрицы «ИЛИ» соединяется с шинами y_v y_v …, y_k через база-эмиттерный переход биполярного транзистора с последовательной плавкой перемычкой (как на рис. 21.19, б).

Рис. 21.20. Блок-схема ПЛМ с п входами, т выходами и к термами

3. Наличие плавких перемычек позволяет пользователю исключить (оборвать) тот или иной диод или транзистор.

Программируемая матричная логика (НМЛ). Разновидностью ПЛМ является ее упрощенный вариант, отличающийся следующим:

• • программируемыми возможностями наделяется только матрица «И» (см. рис. 21.20), формирующая логические произведения (термы);
• • в матрице «ИЛИ» перемычки исключаются, поэтому она всегда выполняет операцию логического сложения всех поступающих на ее входы термов, т. е. имеет фиксированную структуру.

Этот шаг существенно упростил процесс изготовления ПЛМ, снизил их себестоимость, а также занимаемую на кристалле площадь. Повысилась и надежность микросхемы.

Данный вариант ПЛМ получил Международное обозначение PAL (programmable array logics — программируемые матрицы логики, или ПМЛ). Здесь в сокращениях ПЛМ (PLA) и ПМЛ (PAL) оказались переставленными местами две последние буквы.

Таким образом, матрицы, сокращенно обозначаемые как ПМЛ, являются упрощенным вариантом матриц, обозначаемых как ПЛМ.

С момента создания ПЛМ и ПМЛ появилась возможность замены прежних логических блоков, построенных на универсальных базисах «И-НЕ» и «ИЛИ-HE» (так называемых микросхем стандартной логики [24]), менее громоздкими и гораздо более простыми устройствами. Эта замена стала революционным скачком на пути снижения энергопотребления и повышения степени интеграции микросхем, т. е. уменьшения размеров элементов, размещаемых на микросхеме, и увеличения их числа, что позволило перейти к производству больших (БИС) и сверхбольших (СБИС) интегральных схем.

По степени интеграции микросхемы условно подразделяются на следующие группы:

• 1) малые (до 10) и средние микросхемы — до 100 элементов;
• 2) большие (БИС) — от 100 до 10^э элементов;
• 3) сверхбольшие (СБИС) — свыше 10⁵ элементов.