Схемная реализация сумматора-вычитателя

Для выполнения операций алгебраического сложения и вычитания двоичных чисел в дополнительном коде используются сумматоры. Схема 4-разрядного (с учетом знакового разряда) сумматора-вычитателя, содержащего четыре одноразрядных полных сумматора и четыре логических элемента «исключающее ИЛИ», приведена на рис. 9.78. На входы сумматора-вычитателя поступают два двоичных числа, представленных 4-разрядными дополнительными кодами А.^А.)А{А0 и ВЪВ2В1В0, а также сигнал 2установки режима. Значение ?= 0 соответствует режиму сложения, а Z = 1 — режиму вычитания. С выхода сумматора-вычитателя снимается 4-разрядный дополнительный код результата 5: г9., 5150, где 53 — знаковый разряд. Выход переноса С,+) одноразрядного сумматора 5 М³ не используется. Элементы «исключающее ИЛИ» предназначены для подачи на входы одноразрядных сумматоров разрядов В, в прямой (2= 0) или инверсной (2= 1) форме в соответствии с табл. 9.27.

При 2= 0 на входах логических элементов «исключающее ИЛИ» действуют нулевые сигналы, поэтому сигналы разрядов В_: поступают на входы Б, всех полных одноразрядных сумматоров без инверсии, на входе переноса С, первого полного сумматора сигнал также равен нулю. Следовательно, происходит сложение двух операндов.

Рис. 9.78. Схема сумматора-вычитателя.

При 2= 1 логические элементы «исключающее ИЛИ» инвертируют сигналы разрядов В_р на входе переноса первого полного одноразрядного сумматора С₀ = 1, благодаря чему образуется дополнительный код вычитаемого, поэтому выполняется операция вычитания.