Помощь в написании студенческих работ
Антистрессовый сервис

Аналого-цифровые преобразователи конвейерного типа с пониженной потребляемой мощностью

Диссертация: Аналого-цифровые преобразователи конвейерного типа с пониженной потребляемой мощностью
ДиссертацияПомощь в написанииУзнать стоимостьмоей работы

Наблюдается тенденция решать основную часть задач обработки сигналов цифровыми средствами, а аналоговые использовать лишь там, где применение цифровых технологий пока ограничено. Это, в частности находит отражение в развитии современных радиочастотных систем, где минимизируется число аналоговых блоков в тракте обработки сигнала. Например, в радиоприемниках последнего поколения, в которых… Читать ещё >

Аналого-цифровые преобразователи конвейерного типа с пониженной потребляемой мощностью (реферат, курсовая, диплом, контрольная)

Содержание

  • 1. АНАЛИЗ МЕТОДОВ СНИЖЕНИЯ ПОТРЕБЛЯЕМОЙ МОЩНОСТИ КОНВЕЙЕРНЫХ АЦП
    • 1. 1. Аналого-цифровые преобразователи конвейерного типа
      • 1. 1. 1. Принципы работы конвейерных преобразователей
      • 1. 1. 2. Традиционная конвейерная архитектура
    • 1. 2. Методы снижения потребляемой мощности АЦП
      • 1. 2. 1. Оптимизация традиционной архитектуры
      • 1. 2. 2. Схемотехнические методы
    • 1. 3. Теоретический предел энергопоребления конвейерных АЦП
    • 1. 4. Характеристики современных промышленных
  • КМОП АЦП
    • 1. 5. Распределенное питание СНК
    • 1. 6. Выводы
  • 2. ИССЛЕДОВАНИЕ СТРУКТУРНЫХ БЛОКОВ АЦП
    • 2. 1. Устройства выборки-храпения
      • 2. 1. 1. Простейшее устройство выборки-хранения
      • 2. 1. 2. Методы повышения точности базовой схемы УВХ
      • 2. 1. 3. УВХ с переворачивающимся конденсатором
      • 2. 1. 4. УВХ с перераспределением заряда
      • 2. 1. 5. Сравнение УВХ по динамическим и шумовым характеристикам
      • 2. 1. 6. Теоретический предел потребляемой мощности УВХ
    • 2. 2. Многофункциональные умножающие ЦАП
      • 2. 2. 1. Передаточная функция МЦАП
      • 2. 2. 2. Теоретический предел потребляемой мощности МЦАП
      • 2. 2. 3. Компараторы в традиционной архитектуре АЦП
      • 2. 2. 4. Архитектура АЦП с уменьшенным числом блоков компараторов
      • 2. 2. 5. Выводы
    • 2. 3. Выводы
  • 3. СНИЖЕНИЕ ПОТРЕБЛЯЕМОЙ МОЩНОСТИ АЦП С ПОМОЩЬЮ ЦИФРОВОЙ АВТОКАЛИБРОВКИ
    • 3. 1. Общий алгоритм автокалибровки
    • 3. 2. Самотестирование МЦАП
    • 3. 3. Калибровочные коэффициенты
    • 3. 4. Калибровка коэффициента усиления АЦП
    • 3. 5. Точность калибровки
    • 3. 6. Эффект снижения потребляемой мощности АЦП
    • 3. 7. Выводы
  • 4. РАЗРАБОТКА КОНВЕЙЕРНЫХ АЦП С ПОНИЖЕННЫМ ПОТРЕБЛЕНИЕМ ТОКА
    • 4. 1. Разработка СФ-блоков АЦП средней скорости и разрядности
      • 4. 1. 1. СФ-блок 7-битного АЦП с быстродействием 20 Мвыб/с
      • 4. 1. 2. СФ-блок 9-битного АЦП с быстродействием 20 Мвыб/с и низким энергопотреблением
    • 4. 2. Разработка быстродействующего АЦП высокой точности
      • 4. 2. 1. Определение требований к параметрам блоков АЦП
      • 4. 2. 2. Первый прототип АЦП
      • 4. 2. 3. Быстродействующий АЦП с пониженным потребляемым током и калибровкой
    • 4. 3. Выводы
  • 5. РАЗРАБОТКА ЛИНЕЙНОГО РЕГУЛЯТОРА НАПРЯЖЕНИЯ ДЛЯ
  • УПРАВЛЕНИЯ ПИТАНИЕМ СНК
    • 5. 1. Разработка СФ-блока ЛРН традиционной архитектуры
      • 5. 1. 1. Архитектура
      • 5. 1. 2. Требования к компонентам системы
      • 5. 1. 3. Схемотехнические особенности разработанного ЛРН
      • 5. 1. 4. Характеристики разработанного ЛРН
    • 5. 2. Выводы

Актуальность темы

.

Одной из тенденций последних десятилетий является быстрое развитие цифровых электронных систем. Вместе с тем, всегда необходимы средства, обеспечивающих их связь с внешним миром. Это аналого-цифровые и цифро-аналоговые преобразователи (АЦП и ЦАП). Рост производительности цифровых процессоров требует соответствующего роста быстродействия аналого-цифровых интегральных микросхем (ИМС).

Наблюдается тенденция решать основную часть задач обработки сигналов цифровыми средствами, а аналоговые использовать лишь там, где применение цифровых технологий пока ограничено. Это, в частности находит отражение в развитии современных радиочастотных систем, где минимизируется число аналоговых блоков в тракте обработки сигнала. Например, в радиоприемниках последнего поколения, в которых настройка и системная реконфигурация при смене частот и коммуникационных стандартов обеспечивается программными средствами, грани ца между аналоговой и цифровой частью смещена максимально близко к антенне. Такое решение позволяет увеличить функциональную гибкость устройств, сделав их более универсальными, повысить точность, надежность, снизить потребляемую мощность и стоимость.

С другой стороны это ведет к ужесточению требований к АЦП, которые должны обеспечивать высокую частоту преобразования, иметь широкую полосу пропускания и большой динамический диапазон. Такое сочетание параметров должно достигаться при возможно меньшем энергопотреблении, чтобы эффективно использовать АЦП в мобильных устройствах с автономным питанием.

Среди АЦП с частотой выборки более 10 МГц и разрядностью более 6 бит самое широкое применение нашли преобразователи конвейерного типа, в которых тракт обработки сигнала состоит из последовательно включенных каскадов малой разрядности. Достигнутые показатели точности и быстродействия конвейерных АЦП способствовали их использованию в разных областях (видеотехника, медицина, широкополосная проводная и беспроводная связь, измерительное оборудование и др.). При этом часто основным ограничивающим фактором их применения является относительно высокий уровень потребляемой мощности. Например, современный 10-битный АЦП имеет удельное энергопотребление около 0,25 мВт на каждый мегагерц частоты преобразования [1]. Это значит, что использование таких преобразователей при частоте выборки более 40 МГц в составе многих мобильных устройств с автономным питанием станет эффективным лишь при снижении уровня энергопотребления. Еще острее эта проблема стоит для преобразователей с эффективной разрядностью 12 бит и более.

Таким образом, массовое применение конвейерных АЦП в разных областях и особенно расширение их использования в портативных устройствах выдвигают на первый план задачу снижения потребляемой мощности этих АЦП.

Современные микросхемы высокой и сверхвысокой степени интеграции (СБИС), содержащие в своем составе АЦП конвейерного типа, часто реализуются как «системы на кристалле» (СНК). При проектировании СНК повторно используются готовые, верифицированные сложнофункциональные блоки (СФ-блоки), что позволяет существенно сократить время разработки таких изделий [2].

Выбор технологии создания аналого-цифровых СНК направлен на оптимизацию их цифровой части. Поэтому практически всегда применяется субмикронная КМОП технология, а основной тенденцией является переход к процессам с меньшими проектными нормами и более низкими напряжениями питания. Уменьшение проектных норм ведет к повышению быстродействия как цифровых, так и аналоговых схем. Напротив, снижение напряжения питания, если не принимать специальных мер, приводит к увеличению потребляемой мощности аналоговых узлов [3]. Таким образом, возможности улучшения качественных показателей АЦП благодаря применению субмикронных технологий оказываются ограниченными ростом энергопотребления. Поэтому задача снижения потребляемой мощности АЦП в составе СПК также является востребованной и актуальной.

Настоящая диссертационная работа посвящена проектированию конвейерных АЦП с быстродействием более 10 Мвыб/с (миллионов выборок в секунду), отличающихся пониженным энергопотреблением и реализуемых по субмикронным КМОП технологиям на базе схем с переключаемыми конденсаторами (ПК).

Цель и задачи диссертации.

Целью диссертации является снижение энергопотребления быстродействующих АЦП конвейерного типа на основе развития методов динамического конфигурирования и автокалибровки блоков.

Для достижения этой цели необходимо решить следующие задачи.

1. Исследовать основные блоки конвейерных АЦП с целью нахождения зависимости между их энергопотреблением и характеристиками АЦП в целом, оценить пределы снижения потребляемой мощности этих блоков без снижения быстродействия и разрядности преобразователя.

2. Разработать схемные решения, реализующие предложенный метод снижения энергозатрат блоков компараторов, основанный на динамическом конфигурировании их структуры.

3. Разработать алгоритм и схемные решения, обеспечивающие работу предложенной системы цифровой автокалибровки АЦП конвейерного типа, предназначенной как для снижения погрешностей преобразования, так и для снижения потребляемой мощности АЦП.

4. На базе КМОП технологии с проектными нормами 180 нм и предложенных методов разработать 12-битный АЦП с быстродействием 100 Мвыб/с, а также.

СФ-блок 9-битного АЦП с быстродействием 20 Мвыб/с и потребляемой мощностью 9 мВт для многоканальной СНК.

5. Разработать линейный микромощный регулятор напряжения для обеспечения локального питания СФ-блоков АЦП в составе СНК с распределенным питанием.

На защиту выносятся следующие положения:

1. Аналитические соотношения, устанавливающие связь между параметрами конвейерных АЦП и потребляемой мощностью базовых блоков.

2. Алгоритм цифровой автоматической коррекции погрешностей преобразования (автокалибровки), который позволяет также снизить потребляемую мощность АЦП благодаря минимизации емкостей конденсаторов в каскадах и, соответственно, токов, требуемых для их перезарядки.

3. Метод уменьшения числа блоков компараторов конвейерных АЦП, основанный на совместном использовании их в смежных каскадах конвейера, позволяющий достичь снижения потребляемой мощности и уменьшения площади, занимаемой схемой на кристалле.

Научная новизна диссертации:

1. Соотношения, устанавливающие связь между точностными и динамическими параметрами АЦП и потребляемой мощностью базовых блоков: входного УВХ и МЦАП.

2. Метод повышения энергоэффективности конвейерных АЦП, основанный на совместном использовании компараторов в смежных каскадах одного или двух параллельных трактов.

3. Алгоритм цифровой автоматической коррекции погрешностей преобразования, позволяющий также существенно снизить потребляемую мощность каскадов. Для первого каскада теоретически достижим почти пятикратный выигрыш в энергопотреблении. Суть алгоритма заключается в том, что на начальном этапе автокалибровки измеряются и сохраняются в памяти ошибки, вносимые каждым из конденсаторов ЦАП, входящих’в состав каскадов конвейера, которые затем вычитаются из выходного кода в основном режиме преобразования. Снижение потребляемой мощности достигается благодаря уменьшению емкостей конденсаторов в каскадах и, соответственно, токов, требуемых для их перезарядки. Дополнительные погрешности, связанные с уменьшением номиналов емкостей, снижаются системой автокалибровки.

Практическая значимость диссертации.

Практическая значимость заключается в том, что:

1. Сокращение временных затрат при выборе архитектуры преобразователя с минимальным энергопотреблением благодаря предварительным оценкам основных параметров схем в начальной стадии проектирования, которые могут быть сделаны с помощью полученных соотношений, устанавливающих связь между параметрами АЦП и потребляемой мощностью базовых блоков.

2. С использованием предложенных методов разработан СФ-блок 9-битного АЦП конвейерного типа с максимальной частотой преобразования 20 МГц и потребляемой мощностью 9 мВт. СФ-блок спроектирован для реализации по КМОП технологии с проектными нормами 180 нм и предназначен для использования в составе многоканальной СНК.

3. На основе предложенных методов разработана интегральная микросхема 12-битного конвейерного АЦП с максимальной частотой преобразования 100 МГц, системой авто калибровки и потребляемой мощностью 733 мВт.

4. Разработан СФ-блок быстродействующего линейного регулятора с малым падением напряжения между входом и выходом для использования в СНК с распределенной системой электропитания, реализуемой по КМОП технологии с проектными нормами 180 нм. Минимальная величина тока, потребляемого регулятором, составляет 130 мкА. При максимальном токе нагрузки 150 мА собственное энергопоребление блока не превышает 0,5 мА. Применение разработанного регулятора для управления питанием блоков АЦП позволяет улучшить динамические характеристики и повысить эффективность системы управления электропитанием СНК.

Результаты диссертации внедрены в Институте точной механики и вычислительной техники им. С. А. Лебедева РАН при разработке ИМС быстродействующего АЦП высокой точности, а также при создании библиотеки функциональ ных блоков для реализации по 180 нм КМОП технологии предприятия ОАО «НИИМЭ и Микрон».

Далее диссертационная работа организована следующим образом. В разделе 1 рассматриваются основные принципы работы АЦП конвейерного типа, представлены результаты сравнительного анализа основных методов снижения потребляемой мощности конвейерных АЦП, приводятся оценки нижних пределов потребляемой мощности, затрачиваемой при аналого-цифровом преобразовании, представлена сравнительная таблица характеристик современных промышленных КМОП АЦП и прототипов, разработанных в данной работе.

В разделе 2 рассматриваются основные блоки конвейерной архитектуры, выявляется зависимость рассеиваемой ими мощности и точности работы АЦП. Также показывается, что энергопоребление и занимаемая площадь компараторов в некоторых случаях может быть значительной и нуждается в снижении. Представлен метод эффективного использования компараторов.

В разделе 3 описывается предложенный алгоритм цифровой автокалибровки АЦП с двухканальной конвейерной архитектурой с времяперемежением. Проводится анализ основных погрешностей преобразования, а также расчет возможного выигрыша в энергопореблении, если целью калибровки становится снижение рассеиваемой мощности АЦП.

Раздел 4 посвящен разработке микросхемы 12 битного 100 МГц конвейерного АЦП с автокалибровкой, а так же СФ-блока 9 битного конвейерного преобразователя с частотой выборки 20 МГц. Оба устройства обладают пониженным потребляемым током и разработаны с применением методик, которым посвящена настоящая работа.

Раздел 5 посвящен разработке маломощного линейного регулятора напряжения, применяемого в СНК с распределенной организацией питания.

В заключении делаются основные выводы диссертационной работы, резюмируются основные научные результаты как теоретические, так и практические.

5.2 Выводы.

В настоящем разделе представлен разработанный СФ-блок линейного регулятора напряжения, предназначенный для питания СНК. Дан анализ традиционной архитектуры, лежащей в основе устройства, в том числе теоретическое обоснование выбора параметров компонентов системы. Предложен метод повышения стабильности выходного напряжения ИОН при изменении напряжения питания в широком диапазоне. Также описывается предложенная схема защиты от короткого замыкания, позволяющая сэкономить площадь и существенно упростить проектирование топологии регулятора. Приводятся характеристики ЛРН, полученные в результате моделирования.

Разработанный регулятор обеспечивает питание блоков СНК и может быть использован в распределенных системах питания, но с ограничениями. Эти ограничения связаны с традиционной архитектурой, выбранной за основу в данном ЛРН. К ним можно отнести следующие [95]:

• Какая бы не была схема компенсации, всегда существует комбинация значений (cl, rest), при которой система становится неустойчивой. Следовательно возникают ограничения на параметры Cl и resr, что существенно усложняет проектирование сети питания СНК.

• Если потребляемый ток регулятора ограничен даже 10% тока нагрузки, реакция на изменения тока становится слишком длительной (микросекунды). Выходом, как в случае разработанной схемы, становится использование большой емкости нагрузки (микрофарады). Такую емкость затруднительно реализовать на кристалле, значит требуется дополнительный вывод микросхемы. Следовательно, для организации сложной сети питания СНК, более пяти регуляторов, может не хватить контактных площадок.

Рис. 5.11. Характеристики разработанного ЛРН, Зависимость выходного напряжения от температуры (а) и входного напряжения (б) при различных токах нагрузкизависимость выходного напряжения (в) и потребляемого тока (г) от тока нагрузки при различных входных напряжениях 1.

60 мА.

100 мА.

4.0 Vlndc О.

К) в) Запас по фазе, град.

Рис. 5.12. Характеристики разработанного ЛРН. Типовая АЧХ системы (а) — запас по фазе в зависимости от сопротивления Resr (б) — диаграмма стабильности системы в зависимости от параметров конденсатора нагрузки (б) — отклик на ступенчатое изменение тока нагрузки (г).

950 1.0 1.05 1,1 ] .15 1.2 1.25 1.3 1.35 tint.

2 3 4.

Transient Response г. е-глтттп. 1.3.

Табл. 5.3. Характеристики разработанного ЛРН.

Параметр Напм. Условия Мин Тип Мак с Ед.

Входной диапазон напряжений VIN T = -40.+85°C 2,7 5,5 В.

Потребляемый ток Ignd 1оит=0, V|N=2,7B, Т = -40.+85°C 139 174 201 мкА.

1оит=150 мА, Vin=2,7B, Т = -40.+85°C 310 347 375 мкА.

IOUT=0, V|N=5,5B, Т = -40.+85°C 185 214 242 мкА.

1оит=150 мА, V|N=5,5B, Т = -40.+85°C 344 373 401 мкА.

Стабильность выходного напряжения Vout Iout=0, V|N=2,7.5,5B, Т = -40.+85°C IOUT=150mA, V|NI=2,7.5,5B, T=-40.+85°C 1,81 1,78 1,83 1,80 В В.

РЕГУЛИРОВАНИЕ.

Линейное Нагрузки AVOUT/ av, n/ Vout AVout/ AIout/ Vout IOUT=0, V|NI=2,7.5,5B, Т = -40.+85°C IOUT=150MA, V|N=2,7.5,5B, T= -40.+85°C IOUT=1MA, V|N=2,7.5,5B, Т = -40.+85°C IOUT=150MA, V|N=2,7.5,5B, T= -40.+85°C 0,03 0,63 0,17 0,01%/В %/В %/м, А %/м А.

Время запуска Tstartup 1оит=0.150 мА, V|N=2,7.5,5B, T=-40.+85°C 113 мкс.

Ограничение тока (Vout^O) 'limit V|N=2,7.5,5B, T= -40.+85°C 256 414 мА.

Ограничение по температуре Tmax VIN=2,7.5,5B 115 165 °С.

EN-ВХОД.

Уровень «1» Vh V|N=2,7.5,5B, T= -40.+85°C 1,65 В.

Уровень «0» vL VlN=2,7.5,5B, T= -40.+85°C 0,88 В.

Потребляемый ток в режиме микропотребления (EN = «0») 'sleep V|N=2,7.5,5B, T= -40.+85°C, IOUT=0 0,06 мкА.

Коэффициент подавления источника питания PSRR ЮКГц, V|N=5,5 В, 1Оит=0.150 мА, Т= -40.+85°С ЮКГц, V|N=2,7 В, [Оит=0.150 мА, Т= -40.+85°С 52 39 80 78 ДБ ДБ.

Выходной шум (ср. кв.) Vnoise ЮГц-ЮОКГц, 1оит=0. 150 мА, VIN=2,7., 5,5 В, Т= -40.+85°С 1,5 мВ.

ВЫХОДНОЙ КОНДЕНСАТОР Емкость Последовательное сопротивление Минимальный запас по фазе системы Cout Resr Т= -40.+85°С, 1Оит=0.150 мА, V|N=2,7., 5,5 В, запас по фазе >= 45° Т= -40.+85°С, 1Оит=0.150 мА, V|N=2,7.5,5B, запас по фазе >= 45° Т= -40.+85 °С, 1оит=0., 150 мА, V|N=2,7.5,5 В, CLOAD=1−15 МКФ, RESR=2.10 ОМ Т= -40.+85 °С, 1Оит=0.150 мА, V|N=2,7.5,5 В, CLOAD=1-.15 мкФ, RESR=0.2 ОМ 2,6 0,6 21 7 3,0 мкФ Ом о о.

Тем не менее, разработанный СФ-блок может быть использован в СНК с несложной сетью распределенного питания — (2 — 5) регуляторов. Достигнутые значения потребляемой мощности регулятора позволяют его применение для питания массивов СФ-блоков АЦП с низким энергопореблением.

ЗАКЛЮЧЕНИЕ

.

Основной научный результат диссертационной работы заключается в развитии методов проектирования конвейерных аналого-цифровых преобразователей с пониженной потребляемой мощностью.

Основные теоретические результаты.

1. Получены соотношения, устанавливающие связь потребляемой мощности базовых блоков конвейерных АЦП с другими параметрами этих блоков и параметрами АЦП в целом. Они позволяют сделать предварительные оценки основных параметров схем в начальной стадии проектирования и сократить временные затраты при выборе архитектуры преобразователя, позволяющей минимизировать его потребляемую мощность.

2. Предложен метод снижения потребляемой мощности и уменьшения площади АЦП конвейерного типа, основанный на динамическом перераспределении их энергетических и компонентных ресурсов.

3. Предложен алгоритм цифровой автокалибровки конвейерных АЦП, позволяющий повысить точность преобразования при одновременном снижении потребляемой мощности.

Частные теоретические результаты.

1. Определены погрешности основных блоков АЦП, реализуемых по КМОП технологии (УВХ различных типов и МЦАП), показаны способы повышения их точности. Получены оценки предельных значений потребляемой мощности этих блоков в зависимости от характеристик каскадов АЦП и параметров всего преобразователя. Установлено следующее. а) В каскадах с эффективной разрядностью от одного до трех бит минимальные значения емкостей конденсаторов МЦАП определяются требованиями к линейности преобразования. При повышении точности АЦП емкости конденсаторов должны увеличиваться. Для сохранения быстродействия необходимо соответственно увеличивать рабочие токи усилителей. Поэтому наблюдается почти экспоненциальный рост энергопотребления каскадов с увеличением разрядности АЦП.

Ь) В каскадах с эффективной разрядностью свыше трех бит минимальные значения емкостей конденсаторов МЦАП ограничены уровнем шумов и могут быть меньше, чем в предыдущем случае. Однако, из-за повышенных требований к точности каскадов, требования к точности усилителей также оказываются выше, что не позволяет уменьшить их рабочие токи. Анализ показывает, что с увеличением точности АЦП энергопотребление многоразрядных каскадов растет быстрее, чем энергопотребление каскадов малой разрядности.

Оптимальная величина эффективной разрядности каскадов по критерию минимизации потребляемой мощности составляет от 1 до 2 бит. л.

2. Предложен метод уменьшения числа блоков компараторов в АЦП конвейерного типа, основанный на совместном использовании их в смежных каскадах трактов обработки сигналов. Благодаря динамическому перераспределению энергетического и компонентного ресурсов, предложенный метод позволяет уменьшить потребляемую мощность и занимаемую площадь АЦП более чем на 12%.

3. Предложен способ схемной реализации алгоритма цифровой автокалибровки конвейерных АЦП, который позволяет в фоновом режиме корректировать нелинейные искажения, вызванные технологическим разбросом конденсаторов, а также уменьшить погрешности, вносимые операционными усилителями и аналоговыми ключами.

Введение

автокалибровки позволяет также снизить потребляемую мощность каскадов. Выполненные оценки показывают, что при малой разрядности каскадов конвейера теоретически возможно снижение энергопотребления первого каскада АЦП почти в 5 раз.

Основные практические результаты.

1. С применением предложенных методов снижения энергопотребления АЦП конвейерного типа разработан СФ-блок АЦП разрядностью 9 бит с быстродействием 20 Мвыб/с и потребляемой мощностью 9 мВт. СФ-блок создан для использования в составе 128-канальной СНК, которая проектируется для реализации по 180 нм КМОП технологии компании UMC и предназначена для считывания сигналов кремниевых детекторов в установке траекторных измерений планируемого международного физического эксперимента СВМ.

2. С помощью предложенных методов снижения потребляемой мощности и с использованием предложенного способа авто калибровки разработана ИМС прецизионного быстродействующего АЦП. ИМС выполнена по двухканальной конвейерной схеме с мультиплексированием выборок между каналами и реализована по КМОП технологии компании XFAB с проектными нормами 180 нм. Данная версия АЦП имеет разрядность 12 бит, быстродействие 100 Мвыб/с и потребляемую мощность 733 мВт при напряжении питания аналоговых блоков 5 В. Разработка использована Институтом точной механики и вычислительной техники им. С. А. Лебедева РАН.

Частные практические результаты.

1. Предложенный метод эффективного использования компараторов конвейерных АЦП позволил снизить суммарную потребляемую мощность компараторов в составе СФ-блока 9-битного АЦП на 32%, а занимаемую ими площадь на 38%. Тот же метод позволил на 47% снизить энергопотребление и на 42% уменьшить площадь, занимаемую компараторами на кристалле ИМС 12-битного АЦП.

2. Реализация алгоритма автокалибровки показала возможность уменьшения погрешностей, вызванных технологическим разбросом номиналов компонентов, и улучшения линейности АЦП более чем в 60% случаев. Использование метода позволило уменьшить емкости конденсаторов первого каскада на 60%, что дало возможность снизить потребляемый ток каскада на 34% и занимаемую каскадом площадь на 36%. Совместно с другими методиками это привело к снижению потребляемой мощности АЦП на 57%.

В представленной таблице резюмированы результаты практического применения методов, предложенных в настоящей работе.

Прототип 1 Прототип 2.

Исх. Мод. Исх. | Мод.

Номинальная разрядность, бит 7 9 12.

Частота преобразования, Мвыб/с 20 100.

Эффективная разрядность на частоте входного сигнала 1 МГц, бит 10 МГц, бит 6,1 6,9 11,0 10,2.

Потребляемый ток по шине с напряжением питания VDD= 1,8 В, мА VDD = 5 В, мА 14 5 81 250 96 112.

Суммарный потребляемый ток, мА 14 5 331 208.

Суммарная потребляемая мощность (выигрыш), мВт 25 9 (-64%) 1696 733 (-57%).

Метод эффективного использования компараторов.

Потребляемая мощность компараторов (от всей мощности АЦП), мВт 11,2 (45%) 2,3 (26%) 112 (7%) 59 (8%).

Снижение потребляемой мощности компараторов относительно величины их энергопотребления в данном АЦП, если метод не используется (от всей мощности АЦП) -1,1' мВт или -32% (12%) -53 мВт или -47% (7%).

Доля энергии, сэкономленной благодаря применению метода, во всей сэкономленной энергии 7% 6%.

Метод цифровой автокалибровкп.

Суммарная потребляемая мощность первых каскадов обоих каналов, мА (от всей мощности АЦП), мВт 2*75,8 = 151,6 (9%) 50 (7%).

Снижение потребляемой мощности первых каскадов обоих каналов относительно величины их энергопотребления в данном АЦП, если метод не используется (от всей мощности АЦП) -25,82 мВт или -34%> (4%).

Доля энергии, сэкономленной благодаря применению метода, во всей сэкономленной энергии 3%.

Нельзя считать-снижение энергопоребления компараторов исх. и мод. варианта с 11,2 до 2,3 мВт только следствием применения метода эффективного использования, т.к. в мод. варианте компараторы были не только сгруппированы в соответствие с методом, но и структура компаратов 4 — 7 каскадов упростилась. Поэтому выигрыш от применения метода оценивается как 1,1, а не 8,9 мВт.

2 Нельзя считать снижение энергопоребление первых каскадов исх. и мод. варианта с 151,6 до 50 мВт только следствием применения автокалибровки, т.к. в мод. варианте использовался также метод совместного использования ОУ.

3. На базе цифровой КМОП технологии с проектными нормами 180 нм разработан СФ-блок линейного регулятора напряжения с малым падением напряжения между входом и выходом при токах до 150 мА. При максимальном токе нагрузки устройство потребляет менее 500 мкА, при нулевом токе нагрузки — около 130 мкА. Регулятор сохраняет стабильность при малых значениях емкостей конденсаторов фильтров в цепях нагрузки и отличается повышенным быстродействием. Он предназначен для задания и стабилизации уровней питающих напряжений блоков СНК, имеющих распределенную систему электропитания. Применение разработанных регуляторов позволяет быстро переключать режимы питания блоков АЦП и тем самым эффективно управлять распределением энергоресурсов системы. Повышенное быстродействие регулятора позволяет обеспечить необходимые динамические характеристики, а низкое собственное энергопотребление — улучшить энергетическую эффективность системы. Разработанный СФ-блок регулятора напряжения использован Институтом точной механики и вычислительной техники им. С. А. Лебедева РАН при создании библиотеки функциональных блоков, предназначенной для выполнения проектов на базе отечественной 180 нм КМОП технологии ОАО «НИИМЭ и Микрон».

Показать весь текст

Список литературы

  1. Ryu S.-T., Song B.-S. A 10-bit 50 MS/s Pipelined ADC With Opamp Current Reuse. // IEEE J. Solid-State circuits. 2007. V. 42. № 3. p. 475185.
  2. Ю.И. Бочаров, A.C. Гуменюк, А. Б. Симаков, П. А. Шевченко, Проектирование БИС класса «Система на кристалле»: Учебное пособие М.: МИФИ, 2008. 188 с.
  3. Annema A.-J., Nauta В., van Langevelde R., Tuinhout H. Analog Circuits in Ultra-Deep-Submicron CMOS. // IEEE J. Solid-State circuits. 2005. V. 40. № 1. P. 132−143.
  4. Waltari M.E., Halonen K. Circuits techniques for low-voltage and high-speed A/D converters. // Kluwer Academic Publishers. 2002.
  5. Cho T.B., Gray P.R. A 10 b, 20 Msample/s, 35 mW Pipeline A/D Converter. // IEEE J. Solid-State circuits. 1995. V. 30. № 3. P. 166−172.
  6. A.C., Бочаров Ю. И. Устройства выборки-хранения быстродействующих АЦП. // Микроэлектроника. 2007. Т. 36. № 5. С. 390100.
  7. M., Kudo M. 10-bit, 125 MS/s, 40 mW Pipelined ADC in 0.18 im CMOS. // FUJITSU Sci. Tech. J. 2006. V. 42. № 2. P. 248−257.
  8. А. С., Бочаров IO. И., Методы снижения потребляемой мощности конвейерных КМОП АЦП // Микроэлектроника. 2008. Том 37, № 4, с. 287 -299.
  9. Analog Circuit Design. / Edited by M. Steyaert, A. van Roermund, J. H. Huijsing. // Springer. 2006.
  10. Cline D.W., Gray P.R. A Power Optimized 13-b 5 Msamples/s Pipelined Analog-to-Digital Converter in 1.2 um CMOS. // IEEE J. Solid-State circuits. 1996. V. 31. № 3. P. 294−302.
  11. Lewis S.H. Optimizing the Stage Resolution in Pipelined, Multistage, Analog-to-Digital Converters for Video-Rate Applications. // IEEE Trans. Circuits and Systems-II. 1992. V. 39. № 8. P. 516−523.
  12. Yang W. et al. A 3-V 340 mW 14-b 75-Msample/s CMOS ADC With 85-dB SFDR at Nyquist Input // IEEE J. Solid-State circuits. 2001. V. 36. № 12. P. 1931−1936.
  13. Chiu Y., Gray P.R., Nikolic B. A 14-b 12 MS/s CMOS Pipeline ADC With Over 100-dB SFDR. // IEEE J. Solid-State circuits. 2004. V. 39. № 12. P. 2139−2151.
  14. Goes J., Vital J.C., Franca J.E. Systematic Design for Optimization of High-Speed Self-Calibrated Pipelined A/D Converters. // IEEE Trans. Circuits and Systems11. 1998. V. 45. № 12. P. 1513−1526.
  15. Mehr I., Singer L. A 55-mW, 10-bit, 40-Msample/s Nyquist-Rate CMOS ADC. // IEEE J. Solid-State circuits. 2000. V. 35. № 3. P. 318−325.
  16. Y.D. Jeon et al., A 4.7 mW 0.32 mm 10b 30 MS/s pipelined ADC without a front-end S/H in 90 nm CMOS // IEEE ISSCC Dig. Tech. Papers. Feb. 2007, P. 282 -283
  17. Nagaraj K. et al. A 250-mW, 8-b, 52-Msamples/s Parallel-Pipelined A/D Converter with Reduced Number of Amplifiers. // IEEE J. Solid-State circuits. 1997. V. 32. № 3. P. 312−320.
  18. Min В., Kim P., Bowman F.W., Boisvert D.M., Aude A.J. A 69-mW 10-bit 80-MSample/s Pipelined CMOS ADC. // IEEE J. Solid-State circuits. 2003. V. 38. № 12. P.2031−2039.
  19. Yu P.C., Lee H.-S. A 2.5-V, 12-b, 5-MSample/s Pipelined CMOS ADC. // IEEE J. Solid-State circuits. 1996. V. 31. № 12. P. 1854−1861.
  20. B.-G. Lee et al., A 14-b 100 MS/s Pipelined ADC With a Merged SHA and First MDAC // IEEE J. Solid-State Circuits. V. 43. — No. 12. — Dec. 2008, P. 2613 -2619.
  21. V. Hakkarainen et al., A 14b 100-MS/s Time-Interleaved A/D Converter // Analog 1С and Sig. Proc. V. 46. — 2006, P. 17 — 27.
  22. A. Petraglia, S. K. Mitra, Analysis of Mismatch Effects Among A/D Converters in Time-Interleaved Waveform Digitizers // IEEE Trans. Instrumentation and Measurement. V. 40. — N. 5. — P. 831 -835, Oct. 1991.
  23. Y.-C. Jenq, Digital Spectra of Nonuniformly Sampled Signals: Fundamentals and High-Speed Waveform Digitizers // IEEE Trans. Instrumentation and Measurement. V. 37. — N. 2. — P. 245 — 251, June 1988.
  24. J. William et al., Time interleaved converter arrays // IEEE J. Solid-State Circuits. -V. SC-15. No. 12.-Dec. 1980, P. 1022- 1028.
  25. Z.-M. Lee et al., A CMOS 15-bit 125-MS/s Time-Interleaved ADC With Digital Background Calibration // IEEE J. Solid-State Circuits. V. 42. — No. 10. — Oct. 2007, P. 2149−2160.
  26. N. Kurosawa et al., Explicit Analysis of Channel Mismatch Effects in Time-Interleaved ADC Systems // IEEE Trans. Circuits and Systems-I: Fundamental Theory and Applications. V. 48. — No. 3. — Mar. 2001, P. 261 — 271.
  27. L. Sumanen et al., A 10-bit 200-MS/s CMOS Parallel Pipeline A/D Converter // IEEE J. Solid-State Circuits. V. 36. — No. 7. — Jul. 2001, P. 1048 — 1055.
  28. Miyazaki D., Kawahito S., Tadokoro Y. Low-Power Area-Efficient Pipelined A/D Converter Design Using a Single-Ended Amplifier. // IEICE Trans. Fundamentals. 1999. V. E82-A. № 2. P. 293−300.
  29. Miyazaki D., Kawahito S., Furuta M. A 10-b 30-MS/s Low-Power Pipelined CMOS A/D Converter Using a Pseudodifferential Architecture. // IEEE J. Solid-State circuits. 2003. V. 38. № 2. P. 369−373.
  30. Li J., Moon U.-K. A 1.8-V 67-mW 10-bit 100-MS/s Pipelined ADC Using Time-Shifted CDS Technique. // IEEE J. Solid-State circuits. 2004. V. 39. № 9. P. 1468−1476.
  31. Chuang S.-Y., Sculley T.L. A Digitally Self-Calibrating 14-bit 10-MHz CMOS Pipelined A/D Converter. // IEEE J. Solid-State circuits. 2002. V. 37. № 6. P. 674—683.
  32. Grace C.R., Hurst P.J., Lewis S.H. A 12-bit 80-MSample/s Pipelined ADC With Bootstrapped Digital Calibration. // IEEE J. Solid-State circuits. 2005. V. 40. № 5. P. 1038−1046.
  33. Мигтапп В., Boser B.E. A 12-bit 75-MS/s Pipelined ADC Using Open-Loop Residue Amplification. // IEEE J. Solid-State circuits. 2003. V. 38. № 12. P. 2040−2050.
  34. Iroaga E., Murmann B. A 12-bit 75-MS/s Pipelined ADC Using Incomplete Settling. // IEEE J. Solid-State circuits. 2007. V. 42. № 4. P. 748−756.
  35. Crols J., Steyaert M. Switched-Opamp: An Approach to Realize Full CMOS Switched-Capacitor Circuits at Very Low Power Supply Voltages. // IEEE J. Solid-State circuits. 1994. V. 29. № 8. P. 936−942.
  36. M., Halonen K. 1-V 9-Bit Pipelined Switched-Opamp ADC. // IEEE J. Solid-State circuits. 2001. V. 36. № 1. P. 129−134.
  37. Wu P.Y., Cheung V., Luong H.C. A 1-V 100 MS/s 8-bit CMOS Switched-Opamp Pipelined ADC Using Loading-Free Architecture. // IEEE J. Solid-State circuits. 2007. V. 42. № 4. P. 730−737.
  38. H.C. Kim, D.K.J. Kim, A partially switched-opamp technique for high-speed low-power pipelined analog-to-digital converters // IEEE Trans. Circuits and Systems-I: Regular papers. -V. 53. No. 4. — Apr. 2006, P. 795 — 801.
  39. Fiorenza J. et al. Comparator-Based Switched-Capacitor Circuits for Scaled CMOS Technologies. // IEEE J. Solid-State circuits. 2006. V. 41. № 12. P. 26 582 668.
  40. Murmann В., Limits on ADC power dissipation // Analog Circuit Design, Springer, 2006. P. 351 367.
  41. Murmann В., Digitally Assisted Analog Circuits // IEEE Micro. V. 26. — No. 2. -2006, P. 38−47.
  42. Rusu S., et al., Power reduction and management techniques for digital circuits // Short course on Embeded Power Management for 1С Designers, ISSCC, 2008.
  43. Chen J.-J., et al, A Capacitor-Free Fast-Transient-Response LDO with Dual-Loop Controlled Paths // IEEE Asian Solid-State Circuits Conference, 2007.
  44. Badaroglu M., et al, Digital Circuit Capacitance and Switching Analysis for Ground Bounce in ICs With a High-Ohmic Substrate // IEEE J. Solid-State Circuits. 2004. V. 39, № 7, P. 1119 1130.
  45. William W. Si., et al., A Single-Chip CMOS Bluetooth v2.1 Radio SoC // IEEE J. Solid-State circuits. 2008. V. 43. № 12. P. 2896−2904.
  46. Kruiskamp W., Beumer R., Low Drop-Out Voltage Regulator with Full On-Chip Capacitance for Slot-Based Operation // Solid-State Circuits Conference ESSCIRC, 2008. P. 346 349.
  47. K. Wong, D. Evans, A 150mA Low Noise, High PSRR Low-Dropout Linear Regulator in 0.13|im Technology for RF SoC Applications // Proceedings of the 32nd European Solid-State Circuits Conference (ESSCIRC). 2006.
  48. Man T. Y., et al, Development of Single-Transistor-Control LDO Based on Flipped Voltage Follower for SoC // IEEE Trans. Circuits and Systems-I: Regular papers, 2008. V. 55, № 5, P. 1392 1401.
  49. Milliken R., et al, Full On-Chip CMOS Low-Dropout Voltage Regulator // IEEE Trans. Circuits and Systems-I: Regular papers, 2007. V. 54, № 9, P. 1879 1890.
  50. Wilson W., et al. Measurement and Modeling of Charge Feedthrough in n-Channel MOS Analog Switches. // IEEE J. Solid-StateCircuits. V. SC-20. — Dec. 1985.-P. 1206−1213.
  51. Wegmann G., Vittoz E., Rahali F. Charge Injection in Analog MOS Switches. // IEEE J. Solid-State Circuits. V. SC-22. — N. 6. — Dec. 1987. — P. 1091−1097.
  52. Chen M., et al. Weak Inversion Injection in Analog MOS Switches. // IEEE J. Solid-State Circuits. V. 30. — N. 5. — May. 1995. — P. 604−606.
  53. Dai L., Harjani R. CMOS Switched-Op-Amp-Based Sample-and-Hold Circuit. // IEEE J. Solid-State Circuits. -V. 35. -N. 1. Jan. 2000. -P. 109−113.
  54. Fattaruso J., et al. The Effect of Dielectric Relaxation on Charge-Redistribution A/D Converters. // IEEE J. Solid-State Circuits. V. 25. — N. 6. — Dec. 1990. — P. 1550−1561.
  55. Tewksbury Т., Lee H., Miller G. Characterization, Modeling, and Minimization of Transient Threshold Voltage Shifts in MOSFET’s. // IEEE J. Solid-State Circuits.- V. 29. -N. 3. March. 1994. — P. 239−252.
  56. Zanchi A., Tsay F., Papantonopoulos I. Impact of Capacitor Dielectric Relaxation on 14-bit 70-MS/s Pipeline ADC in 3-V BiCMOS. // IEEE J. Solid-State Circuits.- V. 38. N. 12. — Dec. 2003. — P. 2077−2086.
  57. Abo A., Gray P. A 1.5-V, 10-bit, 14.3-MS/s CMOS Pipeline Analog-to-Digital Converter. // IEEE J. Solid-State Circuits. V. 34. — N. 5. — May. 1999. — P. 599 606.
  58. Dessouky M., Kaiser A. Very Low-Voltage Digital-Audio AS Modulator with 88-dB Dynamic Range Using Local Switch Bootstrapping. // IEEE J. Solid-State Circuits. V. 36. -N. 3. — March 2001. — P. 349−355.
  59. А.С., Бочаров Ю. И. Проектирование дифференциальных КМОП усилителей для АЦП. // Схемотехника. 2006. -№ 12. — С. 2−6.
  60. Lewis S., et al. A 10-b 20-Msample/s Analog-to-Digital converter. // IEEE J. Solid-State Circuits. -V. 27. -N. 3. March 1992. — P. 351−358.
  61. Thompson D., Wooley B. A 15-b Pipelined CMOS Floating-Point A/D Converter. // IEEE J. Solid-State Circuits. V. 36. — N. 2. — Feb. 2001. — P. 299−303.
  62. Uyttenhove, et al, Speed-Power-Accuracy Tradeoff in High-Speed CMOS ADCs // IEEE Trans. Circuits and Systems-II: Analog and Digital Signal Processing. -V. 49. N. 4. — April 2002. — P. 280 — 287.
  63. Shyu J.-B. Random Errors in MOS Capacitors // IEEE J. Solid-State Circuits. V. SC-17. — N. 6. — Dec. 1982, P. 1070 — 1076.
  64. А. С., Бочаров Ю. И., Повышение эффективности использования компараторов в конвейерных АЦП // Сборник научных трудов ИТМиВТ. -№ 1. М.: ИТМиВТ им. С. А. Лебедева РАН, 2008 — с. 87 — 90.
  65. А. Гуменгок, Ю. Бочаров, Оптимизация конструктивных и топологических параметров конвейерных КМОП АЦП // ChipNews, № 1, стр. 29 32, 2009
  66. Chang D., Lee S., Design Techniques for a Low-Power Low-Cost CMOS A/D Converter // IEEE J. Solid-State Circuits. 1998. — Vol. 33. — № 8. — P. 12 441 248.
  67. S.-H. Lee, B.-S. Song, Digital-Domain Calibration for Multistep Analog-to-Digital Converters // IEEE J. Solid-State Circuits. V. 27. — N. 12. — Dec. 1992, P. 1679- 1688.
  68. E. Soenen, R. L. Geiger, An Architecture and An Algorithm for Fully Digital Correction of Monolithic Pipelined ADC’s // IEEE Trans, on Circuits and Systems-II. V. 42. -N. 3. — Mar. 1995, P. 143 — 153.
  69. S.-H. Lee, B.-S. Song, Interstage Gain Proration Technique for Digital-Domain Multi-Step ADC Calibration // IEEE Trans, on Circuits and Systems-II. V. 41. -N. 1. — Jan. 1994, P. 12−18.
  70. A. N. Karanicolas, H.-S. Lee, K. L. Bacrania, A 15-b 1-Msample/s Digitally Self-Calibrated Pipeline ADC // IEEE J. Solid-State Circuits. V. 28. — N. 12. — Dec. 1993, P. 1207- 1215.
  71. T.-H. Tsai et al., Correction of Mismatches in a Time-Interleaved Analog-to-Digital Converter in an Adaptively Equalized Digital Communication Receiver // IEEE Trans. Circuits and Systems-I: Regular papers. V. 56. — No. 2. — Feb. 2009, P. 307−319.
  72. Ю. И., Гуменюк А. С., Лапшинский В. А., Осипов Д. Л., Симаков А. Б., Архитектура специализированной БИС считывания сигналов многоканальных датчиков //Датчики и Системы. № 10. — 2008, с. 47−50.
  73. Ю. И., Гуменюк А. С., А. Б. Симаков, М. С. Горбунов, В. Е.
  74. Gumenuk A., Bocharov Y., Simakov A. Development of Pipeline ADC Building Blocks. // CBM Collaboration Meeting. 2006. Sept. 20−22. Proceedings. Strasbourg, 2006.
  75. Duque-Carrillo J.F. Control of the Common-Mode Component in CMOS Continuous-Time Fully Differential Signal Processing // Analog Integrated Circuits and Signal Processing. 1993. — Vol. 4. — No. 2, pp. 131−140.
  76. Choksi, R. Carley, Analysis of Switched-Capacitor Common-Mode Feedback Circuit // IEEE Trans, on Circuits and Systems-II: Analog and Digital Signal Processing V. 50. — N. 12. — Dec. 2003, P. 906 — 917.
  77. А. Гумешок, Ю. Бочаров, Методика анализа Фурье при моделировании аналого-цифровых схем с помощью средств проектирования Cadence // ChipNews, № 9, стр. 22 25, 2007.
  78. С.-С. Lu, T.-S. Lee, A 10-bit 60-MS/s Low-Power CMOS Pipelined Analog-to
  79. Digital Converter // IEEE Trans, on Circuits and Systems-II: Express Briefs V. 54. -N. 8. — Aug. 2007, P. 658 — 662.
  80. G. A. Ricon-Mora, P. E. Allen, A Low-Voltage, Low Quiescent Current, Low Drop-Out Regulator // IEEE J. Solid-State Circuits. V. 33. — N. 1. — Jan. 1998, P. 36−44.
  81. G. A. Ricon-Mora, P. E. Allen, Optimized Frequency-Shaping Circuit Topologies for LDO’s // IEEE Trans, on Circuits and Systems-II: Analog and Digital Signal Processing V. 45. — N. 6. — Jun. 1998, P. 703 — 708.
  82. С. K. Chava, J. Silva-Martinez, A Frequency Compensation Scheme for LDO Voltage Regulators // IEEE Trans. Circuits and Systems-I: Regular papers. V. 51. -N. 6. — Jun. 2004, P. 1041 — 1050.
  83. P. Hazucha et al, Area-Efficient Linear Regulator With Ultra-Fast Load Regulation // IEEE J. Solid-State Circuits. V. 40. — N. 4. — Apr. 2005, P. 933 -940.
  84. M. Al-Shyoukh et al, A Transient-Enhanced 20jiA-Quiescent 200mA-Load Low-Dropout Regulator With Buffer Impedance Attenuation // IEEE Custom Integrated Circuits Conference (CICC). 2006.
  85. Т. L. Brooks, A. L. Westwick, A Low-Power Differential CMOS Bandgap Refernce // IEEE International Solid-State Circuits Conference. 1994.
  86. D. Davis, Overload and reverse-current circuitry protects battery and load // Electronics Design. Mar. 1996, P. 165 — 170.
  87. P. R. Gray, R. G. Meyer, Analysis and Design of Analog Integrated Circuits // New York: John Wiley & Sons, Inc. 1993.
  88. Ivanov V., Design Methodology and Circuit Techniques for Any-Load Stable LDOs with Instant Load Regulation and Low Noise // Analog Circuit Design, Springer Science + Business Media B.V., 2009. P. 339 358.
Заполнить форму текущей работой

Сессия? Спокойно!